JP3634333B2 - ディジタル信号処理プロセッサ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は移動通信機器などに組み込まれるディジタル信号処理プロセッサに関し、特にビタビ復号のＡＣＳ（加算、比較、選択）演算の効率的処理を可能にする技術に関する。
【０００２】
【従来の技術】
近年、ディジタル信号処理プロセッサ（以下これをＤＳＰと呼ぶ）は、移動体通信分野のディジタル化の動きに合わせて、例えば、携帯電話への機器組込み型プロセッサとして多用されている。移動無線通信回線におけるデータ通信では、ビット誤りが頻繁に発生するため、誤り訂正処理を行う必要がある。誤り訂正の手法には、入力ビットから生成された畳み込み符号を、受信側でビタビ復号により復号する方法があり、この誤り訂正処理にＤＳＰが使用される。
【０００３】
ビタビ復号は、加算・比較・選択という単純な処理の繰り返しと、最終的にデータを復号するトレースバック操作とで畳み込み符号の最尤復号を実現する。以下に、ビタビ復号の処理を簡単に説明する。畳み込み符号は、入力ビットとそれに先行する一定数のビットとのｍｏｄ２加算により生成され、入力ビット１ビットに対応して複数の符号化データが生成される。この符号化データに影響を与える入力情報ビット数のことを拘束長（Ｋ）といい、その数はｍｏｄ２加算に用いられるシフトレジスタの段数に等しい。
【０００４】
この符号化データは、入力ビットと、先行する（Ｋ−１）個の入力ビットの状態とで決まる。この状態は、新たな情報ビットが入力することによって新たな状態に移る（遷移する）が、遷移可能な状態は、新たな入力ビットが０であるか１であるかによって決まってしまう。この状態の数は、（Ｋ−１）このビットのそれぞれが１、０をとりうるから、２Ｋ−１ 個となる。
【０００５】
ビタビ復号では、受信した符号化データ系列を観測し、取り得るすべての状態遷移の中から、最も確からしい状態を推定する。そのために、情報ビット１ビットに対応する符号化データ（受信データ系列）を得るごとに、その時点での各状態へのパスの信号間距離（メトリック）を計算し、同一状態に達するパスのうち、メトリックの少ない方を生き残りパスとして残す操作を順次繰り返す。
【０００６】
図２５は、拘束長Ｋの畳み込み符号器において、ある時点における状態Ｓ［２ｎ］（ｎは正整数）に対し、１つ前の時点の状態Ｓ［ｎ］とＳ［ｎ＋２Ｋ−２ ］とから状態遷移を表す２本のパスが延びている様子を示している。例えば、Ｋ＝３の場合でいえば、ｎ＝１のとき、Ｓ［２］すなわちＳ１０の状態（先行する２ビットが「１」「０」の順に入力した状態）に対して、Ｓ［１］すなわちＳ０１の状態、およびＳ［３］すなわちＳ１１の状態からの遷移が可能であり、また、ｎ＝２のとき、Ｓ［４］すなわちＳ００の状態（下位２ビットの表す状態）に対して、Ｓ［２］すなわちＳ１０の状態、およびＳ［４］すなわちＳ００の状態からの遷移が可能である。
【０００７】
パスメトリックａは、状態Ｓ［２ｎ］に入力するパスの出力シンボルと受信データ系列との信号間距離（ブランチメトリックｘ）と、１つ前の時点の状態Ｓ 〔ｎ］までの生き残りパスのブランチメトリックの総和であるパスメトリックＡとの和である。同様にパスメトリックｂは、状態Ｓ［２ｎ］に入力するパスの出力シンボルと受信データ系列との距離（ブランチメトリックｙ）と、１つ前の時点の状態Ｓ［ｎ＋２Ｋ−２ ］までの生き残りパスのブランチメトリックの総和であるパスメトリックＢとの和である。こうして求めた、状態Ｓ［２ｎ］に入力するパスメトリックａ，ｂを比較し、小さい方のパスを生き残りパスとして選択する。
【０００８】
ビタビ復号では、このように、パスメトリックを求めるための加算、パスメトリックの比較、パスの選択の各処理を、各時点で２Ｋ−１ 個の状態に対して実行する。更に、パスの選択において、どちらのパスを選択したかという履歴をパスセレクト信号ＰＳ［ｉ］、［ｉ＝０〜２Ｋ−１ −１］として残しておく必要がある。このとき、選ばれたパスの１つ前の状態の添え字（例えばｎ）が、選ばれなかった他方のパスの１つ前の状態の添え字（ｎ＋２Ｋ−２ ）よりも小さければ、ＰＳ 〔ｉ］＝０とし、大きければ、ＰＳ［ｉ］＝１とする。図２５の場合、ｎ＜ （ｎ＋２Ｋ−２ ）であるから、ａ＞ｂの時は状態Ｓ ［ｎ＋２Ｋ−２ ］が選択されて、ＰＳ［Ｓ２ｎ］＝１となり、ａ≦ｂの時は状態Ｓ［ｎ］が選択されて、ＰＳ［Ｓ２ｎ］＝０となる。最終的に、トレースバックにより復号する際に、このパスセレクト信号を基に生き残りパスをさかのぼりながら、データを復号していく。
【０００９】
従来のＤＳＰで、このビタビ復号用のＡＣＳ演算処理を、汎用の演算装置であるＴＭＳ３２０Ｃ５４ｘ（ＴＥＸＡＳ ＩＮＳＴＲＵＭＥＮＴＳ 社製、以下これをＣ５４ｘと呼ぶ）を例に挙げて説明する。ＧＳＭセルラー無線システムでは、以下の多項式が畳み込み符号として使用されている。
Ｇ１（Ｄ）＝１＋Ｄ３ ＋Ｄ４ 、 Ｇ２（Ｄ）＝１＋Ｄ＋Ｄ３ ＋Ｄ４
【００１０】
この畳み込み符号は、図２６に示すバタフライ構造のトレリス線図で表される。このトレリス線図は、ある状態から別の状態への畳み込み符号の遷移する様子を表している。今、拘束長Ｋが５であるとすると、２Ｋ−１ ＝１６個の状態または８個のバタフライ構造が各シンボル間ごとに存在することになり、それぞれの状態には２つのブランチが入力され、ＡＣＳ演算により新しいパスメトリックが決定する。
【００１１】
ブランチメトリックを次式で定義する。
Ｍ＝ＳＤ（２＊ ｉ）＊ Ｂ（Ｊ，０）＋ＳＤ（２＊ ｉ＋１）＊ Ｂ（Ｊ，１）
ここで、ＳＤ（２＊ ｉ）は軟判定入力を表すシンボルメトリックの１番目のシンボルであり、ＳＤ（２＊ ｉ＋１）はシンボルメトリックの２番目のシンボルである。Ｂ（Ｊ，０）とＢ（Ｊ，１）は図２７に示す畳み込み符号器により生成される符号に一致する。
【００１２】
Ｃ５４ｘでは、ＡＬＵをデュアル１６ビットモードにセットすることによってバタフライ構造を高速に処理する。新しいパスメトリック（Ｊ）の決定には、ＤＡＤＳＴ命令で、２＊ Ｊと２＊ Ｊ＋１の２個のパスメトリックとブランチメトリック（Ｍと−Ｍ）を並列に演算し、ＣＭＰＳ命令で比較を行う。新しいパスメトリック（Ｊ＋８）の決定には、ＤＳＡＤＴ命令で、２個のパスメトリックとブランチメトリック（Ｍと−Ｍ）を並列に演算する。演算結果はそれぞれ倍精度アキュムレータの上位と下位に格納される。ＣＭＰＳ命令で新しいパスメトリックが決定される。
【００１３】
ＣＭＰＳ命令は、アキュムレータの上位と下位を比較し、大きい方をメモリに格納する。また、１６ビットのトランディション・レジスタ（ＴＲＮ）にどちらが選択されたかを、後にトレースバックすることができるように比較を行うたびに更新する。ＴＲＮの内容は、各シンボル処理が終わるたびにメモリに格納する。メモリに格納される情報は、トレースバックの過程で最適なパスを探索するのに使われる。図２８にビタビ復号のバタフライ演算のマクロプログラムを示す。ブランチメトリックの値は、マクロが呼び出される前にＴレジスタに格納する。図２９にパスメトリックのメモリマッピング例を示す。
【００１４】
１つのシンボル区間で、８個のバタフライ演算が実行され、１６個の新しい状態が求められる。この一連の処理を数シンボル区間にわたって繰り返し計算し、処理が終了すると、次にトレースバックを行い、１６通りのパスから最適パスを探索し、復号ビット系列が求まる。
【００１５】
以上が、汎用のＤＳＰであるＣ５４ｘのＡＣＳ演算の機構であり、図２８のマクロプログラム例から、Ｃ５４ｘでは２個のパスメトリックの更新に４マシンサイクルで実現している。
【００１６】
【発明が解決しようとする課題】
今後、移動無線通信によるデータ伝送等の非音声通信の需要は、ますます増加することが見込まれており、非音声通信では従来の音声通信に比べて、より低いビット誤り率（以下、これをＢＥＲと呼ぶ）の高伝送品質が要望されている。低ＢＥＲを達成する一手段に、誤り訂正として使用されるビタビ復号の拘束長Ｋを大きくする手段がある。拘束長が１つ大きくなると、パスメトリックの数（状態数）が２倍になるため、ビタビ復号における演算量が２倍に増加する。また、一般的に非音声通信は音声通信に比べ情報量が多く、情報量が多ければそれだけビタビ復号に要す処理量（ＡＣＳ演算など）が増加する。
【００１７】
一方、移動無線通信等では、携帯端末のバッテリーの寿命を長時間持続させることが望まれている。また、それと同時に携帯端末の小型化・軽量化・低価格化も望まれている。そのため携帯端末では、従来、専用ＬＳＩで処理していた領域もＤＳＰ処理による１チップ化が計られている。ＤＳＰの処理量が少なければ少ないほどバッテリーを長時間持続させることができる。
【００１８】
しかしながら、上記に述べたとおり今後ＤＳＰによる演算量は増加する傾向にあり、そのため携帯端末のバッテリーを長時間持続させることは困難であるという問題がある。また、演算量が増加すれば、もはや既存のＤＳＰの処理能力を超えてしまい、ＤＳＰによる１チップで実現することができなくなるという問題もあった。さらに、ＤＳＰを高機能化させるため、大規模なハードウェア投資はそれだけＤＳＰ自身のコストの高騰化を招き、結果携帯端末の低価格化が実現できなくなるという問題もある。
【００１９】
本発明は、このような従来の問題を解決するものであり、なるべく少ないハードウェアの投資で、ビタビ復号の処理、とくにＡＣＳ演算を効率的に処理するディジタル信号処理プロセッサを提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明のディジタル信号処理プロセッサは、第１の記憶手段から読み出されたパスメトリックと第２の記憶手段から読み出されたブランチメトリックに対してビタビ復号の演算処理を実行して２つの新たなパスメトリックを生成するＡＣＳ演算手段と、前記ＡＣＳ演算手段にて生成された２つの新たなパスメトリックを有してなる倍精度データを前記第１の記憶手段に転送する転送手段と、を具備する構成をとる。
【００２１】
本発明のディジタル信号処理プロセッサは、メトリックの読み出し処理とビタビ復号のＡＣＳ演算処理とをパイプライン構造の演算処理により実行するディジタル信号処理プロセッサであって、パスメトリックを記憶する第１の記憶手段と、ブランチメトリックを記憶する第２の記憶手段と、前記第１及び第２の記憶手段から読み出されたメトリックに対してビタビ復号のＡＣＳ演算処理を実行して２つの新たなパスメトリックを生成するＡＣＳ演算手段と、前記ＡＣＳ演算手段にて生成された２つのパスメトリックを有してなる倍精度データを前記第１の記憶手段に転送する転送手段と、
を具備する構成をとる。
【００２２】
本発明のディジタル信号処理プロセッサは、前記第１の記憶手段が、それぞれが１つのパスメトリックを格納する複数の記憶領域を有し、アドレスが隣接する２つの記憶領域からパスメトリックを読み出して前記ＡＣＳ演算手段に出力し、アドレスが離間した２つの記憶領域に前記転送手段から転送された２つのパスメトリックを１つずつ書き込む構成をとる。また、本発明のディジタル信号処理プロセッサは、前記第１の記憶手段は、アドレスが隣接する２つの記憶領域からの読み出し及びアドレスが離間する２つの記憶領域への書き込みを順次繰り返し、記憶領域に格納されている全てのパスメトリックに対して前記読み出し／書き込みを行った後、再び前記読み出し／書き込みを順次繰り返す構成をとる。
【００２３】
本発明のディジタル信号処理プロセッサは、前記第１の記憶手段は、２ Ｋ−１ 個（Ｋは拘束長）の記憶領域に１つずつパスメトリックをステートの並びに格納して旧ステート２Ｎ（Ｎ＝０，１，・・・２ Ｋ−２ −１）と旧ステート２Ｎ＋１とにおけるパスメトリックを読み出して前記ＡＣＳ演算手段に出力し、前記ＡＣＳ演算手段は、旧ステート２Ｎと旧ステート２Ｎ＋１とにおけるパスメトリックを用いて新ステートＮと新ステートＮ＋２ Ｋ−２ とにおけるパスメトリックを生成し、前記転送手段は、新ステートＮと新ステートＮ＋２ Ｋ−２ とにおけるパスメトリックを有してなる倍精度データを前記第１の記憶手段に転送し、前記第１の記憶手段は、２ Ｋ−２ 単位だけ離れた２つの記憶領域に前記転送手段から転送された２つのパスメトリックを１つずつ書き込む構成をとる。
【００２４】
本発明のディジタル信号処理プロセッサは、旧ステート２Ｎ（Ｎ＝０、１、、、２ Ｋ−２ −１、Ｋは拘束長）と旧ステート２Ｎ＋１とにおけるパスメトリックを用いて新ステートＮと新ステートＮ＋２ Ｋ−２ とにおけるパスメトリックを生成するビタビアルゴリズムを実行するディジタル信号処理プロセッサであって、２つのパスメトリックのうちの１つと２つのブランチメトリックのうちの１つとを加算して得られる４通りのデータである第１、第２、第３、第４の加算データのうちの前記第１の加算データと前記第２の加算データとを比較する第１の比較手段と、前記第１の比較手段と並列に動作し、前記第３の加算データと前記第４の加算データとを比較する第２の比較手段と、前記第１の比較手段の結果に基づいて前記第１の加算データと前記第２の加算データとのいずれかを選択して、選択結果を新たなパスメトリックとして出力する第１の選択手段と、前記第２の比較手段の結果に基づいて前記第３の加算データと前記第４の加算データとのいずれかを選択して、選択結果を新たなパスメトリックとして出力する第２の選択手段と、前記第１の選択手段及び前記第２の選択手段から出力された２つのパスメトリックを有してなる倍精度データを記憶手段に転送する転送手段とを具備し、前記記憶手段は、それぞれがパスメトリックを保持する複数の記憶領域を有し、少なくとも１つの記憶領域を離間した２つの記憶領域に新ステートＮにおけるパスメトリックと新ステートＮ＋２ Ｋ−２ におけるパスメトリックとを書き込む構成をとる。また、本発明のディジタル信号処理プロセッサは、前記記憶手段は、２ Ｋ−１ 個の記憶領域に１つずつパスメトリックをステートの並びに格納し、２ Ｋ−２ 単位だけ離れた２つの記憶領域に前記転送手段から転送された２つのパスメトリックを１つずつ書き込む構成をとる。
【００２５】
本発明の移動局装置は、受信信号の復号化を実行する上記いずれかのディジタル信号処理プロセッサを具備する構成をとる。また、本発明のＣＤＭＡ移動局装置は、受信信号の復号化を実行する上記いずれかのディジタル信号処理プロセッサを具備し、ＣＤＭＡ通信方式の変調及び復調を行う構成をとる。
【００２６】
本発明の基地局装置は、受信信号の復号化を実行する上記いずれかのディジタル信号処理プロセッサを具備する構成をとる。また、本発明のＣＤＭＡ基地局装置は、受信信号の復号化を実行する上記いずれかのディジタル信号処理プロセッサを具備し、ＣＤＭＡ通信方式の変調及び復調を行う構成をとる。
【００２８】
これらの構成により、比較的少ない処理量でＤＳＰによるビタビ復号のＡＣＳ演算が実現でき、携帯端末の小型化・軽量化・低価格化・バッテリーの長寿命化が可能になるという作用を有する。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００３０】
（実施の形態１）
図１は実施の形態１における演算処理装置の構成を示すものである。図１において、１はパスメトリックを格納する記憶手段、２は記憶手段１に接続され、データの供給や演算結果の転送を行うバス、３はブランチメトリックを格納する記憶手段、４は記憶手段３に接続され、データの供給を行うバス、５および９は記憶手段１および３からそれぞれバス２および４を介して読み出されたデータの比較を行う比較手段、６および１０は記憶手段１および３からそれぞれバス２および４を介して読み出されたデータの加算を行う加算手段、７は比較手段５の比較結果を格納する記憶手段、１１は比較手段９の比較結果を格納する記憶手段、８は加算手段６の加算結果を入力し、比較手段５の比較結果に基づいて出力を決定する選択手段、１２は加算手段１０の加算結果を入力し、比較手段９の比較結果に基づいて出力を決定する選択手段、１３は選択手段８および１２の選択結果を入力し、記憶手段１に転送するバスである。なお、比較結果を格納する記憶手段７および１１は、いずれもバス２に接続され、バス２を介して記憶手段１に比較結果を転送することができる。
【００３１】
次に本実施の形態における動作を図２と図３を参照して説明する。以下の説明では、拘束長Ｋを４、符号化率１／２の場合について考える。パスメトリックとブランチメトリックのデータの型は、いずれも単精度データとする。また、以下の説明では、便宜上、倍精度データを（Ｘ，Ｙ）としたとき、Ｘは倍精度データの上位側を表し、Ｙは倍精度データの下位側を表す。
【００３２】
図２の畳み込み符号器を例に考え、符号化率１／２としたときの４個のブランチメトリックをそれぞれＢＭ０，ＢＭ１，ＢＭ２，ＢＭ３とする。これらのブランチメトリックを用いて拘束長Ｋ＝４の時のステート（Ｓｔａｔｅ ）の遷移状態を図示すると、図３のようなバタフライ構造になる。ここで旧ステート（Ｏｌｄ Ｓｔａｔｅ ・ ）のノードＮ０とノードＮ１に着目する。ノードＮ０とノードＮ１が遷移するのはノードＮ’０とノードＮ’４である。
そのときに取るブランチメトリック（ＢＭ）は
・ ノードＮ０からノードＮ’０のときはＢＭ０、
・ ノードＮ１からノードＮ’０のときはＢＭ１、
・ ノードＮ０からノードＮ’４のときはＢＭ１、
・ ノードＮ１からノードＮ’４のときはＢＭ０、
である。また、ノードＮ０のパスメトリックをＰＭ０、ノードＮ１のパスメトリックをＰＭ１とすると、共通のパスメトリックＰＭ０，ＰＭ１にそれぞれブランチメトリックＢＭ０，ＢＭ１を交換して加算することで、ノードＮ’０、ノードＮ’４のパスメトリックになり得るということがわかる。この関係を利用して、並列処理することで同時に２個のパスメトリックを更新することができる。
【００３３】
なお、この関係は図３に示すように以降のノードのペア（図ではノードＮ２とノードＮ３のペア、ノードＮ４とノードＮ５のペア、ノードＮ６とノードＮ７のペア）に関しても成り立つ。そこで、図３に示すように前半のノードＮ’０からノードＮ’３のＡＣＳ演算を比較手段５と加算手段６と比較結果を格納する記憶手段７と選択手段８とで処理を行い、後半のノードＮ’４からノードＮ’７のＡＣＳ演算を比較手段９と加算手段１０と比較結果を格納する記憶手段１１と選択手段１２とで処理を行う。
【００３４】
以降はノードＮ０とノードＮ１からノードＮ’０とノードＮ’４へのＡＣＳ演算に関して詳細な動作説明を行う。まず、記憶手段１から２個のパスメトリックが（ＰＭ１，ＰＭ０）として、バス２に出力され、一方記憶手段３から２個のブランチメトリックが（ＢＭ１，ＢＭ０）として、バス４に出力される。比較手段５では、バス２から２個のパスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４から２個のブランチメトリック（ＢＭ１，ＢＭ０）を入力し、
ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０
を計算する。一方、加算手段６では、バス２から２個のパスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４から２個のブランチメトリック（ＢＭ１，ＢＭ０）を入力し、
ＰＭ１＋ＢＭ１と、ＰＭ０＋ＢＭ０
を計算し、選択手段８に（ＰＭ１＋ＢＭ１，ＰＭ０＋ＢＭ０）として出力する。
【００３５】
選択手段８は、比較手段５の比較結果ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０の符号ビットである最上位ビット（以後これをＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔと呼ぶ）を入力し、ＭＳＢの値により上位ＰＭ１＋ＢＭ１を出力するか、下位ＰＭ０＋ＢＭ０を出力するかを選択する。
すなわち、
ＰＭ１＋ＢＭ１≧ＰＭ０−ＢＭ０
なら、 ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０≧０
であるので、ＭＳＢは０となり、このときは下位ＰＭ０＋ＢＭ０を選択し、これを新たにＰＭ’０としてバス１３に出力する。
逆に、
ＰＭ１＋ＢＭ１＜ＰＭ０−ＢＭ０
なら、 ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０＜０
であるので、ＭＳＢは１となり、このときは上位ＰＭ１＋ＢＭ１を選択し、これを新たにＰＭ’０としてバス１３に出力する。また、比較手段５の比較結果のＭＳＢは同時に記憶手段７に順次格納される。
【００３６】
比較手段９では、バス２から２個のパスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４から２個のブランチメトリック（ＢＭ１，ＢＭ０）を入力し、
ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１
を計算する。一方、加算手段１０では、バス２から２個のパスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４から２個のブランチメトリック（ＢＭ１，ＢＭ ０）を入力し、
ＰＭ１＋ＢＭ０と、ＰＭ０＋ＢＭ１
を計算し、選択手段１２に（ＰＭ１＋ＢＭ０，ＰＭ０＋ＢＭ１）として出力する。
【００３７】
選択手段１２は、比較手段９の比較結果ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１のＭＳＢを入力し、ＭＳＢの値により上位ＰＭ１＋ＢＭ０を出力するか、下位ＰＭ０＋ＢＭ１を出力するかを選択する。
すなわち、
ＰＭ１＋ＢＭ０≧ＰＭ０−ＢＭ１
なら、 ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１≧０
であるので、ＭＳＢは０となり、このときは下位ＰＭ０＋ＢＭ１を選択し、これを新たにＰＭ’４としてバス１３に出力する。
逆に、
ＰＭ１＋ＢＭ０＜ＰＭ０−ＢＭ１
なら、 ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１＜０
であるので、ＭＳＢは１となり、このときは上位ＰＭ１＋ＢＭ０を選択し、これを新たにＰＭ’４としてバス１３に出力する。
また、比較手段９の比較結果のＭＳＢは同時に記憶手段１１に順次格納される。
【００３８】
以上のように、その外のノードのペアに関しても同様な処理を行うことで、ＤＳＰによるビタビ復号のＡＣＳ演算を並列に実行することができる。なお、これまでの説明では、拘束長Ｋ＝４、符号化率１／２の場合の具体例を示したが、拘束長と符号化率の値がそれ以外の値であっても、上記関係は成り立つ為、それに応じた変更を適宜施すことによって同様に実施可能である。
【００３９】
（実施の形態２）
図４は実施の形態２における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態１（図１）の演算処理装置と異なるところは、パスメトリックを格納する記憶手段として４バンクからなるＲＡＭ１４で構成されている点であり、それ以外の構成および動作は実施の形態１とまったく同じである。
【００４０】
本実施の形態の演算処理装置は、図５に示すパイプライン構造の演算処理に適している。例えば、命令１においてｎ＋１サイクル目の演算実行ステージでＡＣＳ演算を実行するためには、予めｎサイクル目のメモリアクセス・ステージで読み出すパスメトリックのアドレスをＲＡＭ１４に供給する必要がある。このときＲＡＭ１４が偶数番地と奇数番地を連続して読み出すことができる、すなわち倍精度読み出しが可能なＲＡＭであるとすると、以下の状況で偶数アドレスを指定するだけで演算に使用する２つのパスメトリックを読み出すことができる。
・１ステートのパスメトリックは偶数番地、奇数番地の順に連続した番地に格納されており、
・１ステートのパスメトリックを前半と後半に分け、それぞれ別々のバンクに格納されている。
【００４１】
４バンクのＲＡＭ１４には、例えばバンク０に旧ステートの前半のパスメトリック（図３ではＰＭ０，ＰＭ１，ＰＭ２，ＰＭ３を指す）が格納されており、バンク１に旧ステートの後半のパスメトリック（図３ではＰＭ４，ＰＭ５，ＰＭ６，ＰＭ７を指す）が格納されているとき、１サイクルの演算実行（ＡＣＳ演算実行）で２個のパスメトリックが生成され、それらがバス１３を介してそれぞれバンク２、バンク３に格納される。このときバス１３は倍精度データを転送することになり、バンク２にノードＮ’０からノードＮ’３のパスメトリックが格納され、バンク３にノードＮ’からノードＮ’７のパスメトリックが格納される。
【００４２】
以上の図３に対応したメモリアクセスの動作例を図６に示す。１ステートのＡＣＳ演算が終了すると、次ステートでは旧ステートのパスメトリックとしてバンク２および３から読み出しを行い、新ステートのパスメトリックはバンク０とバンク１に格納する。このように４バンクのＲＡＭ１４を用いて１ステートのＡＣＳ演算が終了するごとにパスメトリックを読み出すバンクのペアと格納するバンクのペアを切り替えることで、ＤＳＰによるビタビ復号のＡＣＳ演算を並列に実行することが可能となる。
【００４３】
なお、これまでの説明では、ペアとなるバンクとしてバンク０とバンク１、バンク２とバンク３を例に説明したが、その他の組み合わせを用いてもメモリアクセスステージで供給するアドレスと格納するときのアドレスが変更するだけで同様に実施可能である。また、本実施の形態では、ＲＡＭ１４を４つのバンクで構成したが、本バンク数は最低限必要な数であり、４つ以上であれば同様に実施可能である。
【００４４】
（実施の形態３）
図７は実施の形態３における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態１（図１）の演算処理装置と異なるところはパスメトリックを格納する記憶手段として３バンクからなるデュアルポートＲＡＭ１５で構成されている点であり、それ以外の構成および動作は実施の形態１とまったく同じである。
【００４５】
本実施の形態の演算処理装置も、実施の形態２と同じく図５に示すパイプライン構造の演算処理に適している。パスメトリックを格納する記憶手段がデュアルポートＲＡＭ１５であることから、１命令において同一バンクへのリードとライトの指定が可能なため、例えば、命令１においてｎ＋１サイクル目の演算実行ステージでＡＣＳ演算を実行する為に、まずｎサイクル目のメモリアクセス・ステージで読み出すパスメトリックのアドレスと書き込むパスメトリックのアドレスをデュアルポートＲＡＭ１５に供給し、ｎ＋１サイクル目で、実施の形態２のＲＡＭ１４と同じくデュアルポートＲＡＭ１５から偶数番地と奇数番地を連続して読み出し、ＡＣＳ演算を行い、さらに同じバンクに１個のパスメトリックを書き込むことが可能となる。
【００４６】
本実施の形態３の演算処理装置も、実施の形態２の演算処理装置と同じく以下の状況下で動作する。
・１ステートのパスメトリックは偶数番地、奇数番地の順に連続した番地に格納されており、
・１ステートのパスメトリックを前半と後半に分け、それぞれ別々のバンクに格納されている。
【００４７】
デュアルポートＲＡＭ１５には、例えばバンク０に旧ステートの前半のパスメトリック（図３ではＰＭ０，ＰＭ１，ＰＭ２，ＰＭ３を指す）が格納されており、バンク１に旧ステートの後半のパスメトリック（図３ではＰＭ４，ＰＭ５，ＰＭ６，ＰＭ７を指す）が格納されているとき、１サイクルの演算実行（ＡＣＳ演算実行）で２個のパスメトリックが生成され、それらがバス１３を介してそれぞれバンク０、バンク２に格納される。このときバス１３は倍精度データを転送することになり、バンク０にノードＮ’０からノードＮ’３のパスメトリックが格納され、バンク２にノードＮ’４からノードＮ’７のパスメトリックが格納される。
【００４８】
以上の図３に対応したメモリアクセスの動作例を図８に示す。本実施の形態の演算処理装置が実施の形態２の演算処理装置と異なる点は、１ステートのＡＣＳ演算が終了すると、バンク１とバンク２の切り替えのみ行い、バンク０に関しては切り替えなくても、ＤＳＰによるビタビ復号のＡＣＳ演算を並列に実行することができる点である。なお、本実施の形態では、デュアルポートＲＡＭ１５を３つのバンクで構成したが、本バンク数は最低限必要な数であり、３つ以上であれば同様に実施可能である。
【００４９】
（実施の形態４）
図９は実施の形態４における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態２（図４）の演算処理装置と異なるところは入力レジスタ１６、１７を具備している点であり、それ以外の構成および動作は実施の形態２とまったく同じである。図９において、本入力レジスタ１６、１７は、バス２からデータを入力し、比較手段５、９と加算手段６、１０にデータを出力する。
【００５０】
本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。例えば、命令１においてｎ＋２サイクル目の演算実行ステージでＡＣＳ演算を実行する為に、予めｎサイクル目のメモリアクセス・ステージで読み出すパスメトリックのアドレスをＲＡＭ１４に供給し、ｎ＋１サイクル目のデータ転送ステージでＲＡＭ１４から出力されたデータがバス２を介して入力レジスタ１６、１７にラッチする。
【００５１】
図１０に示すパイプラインは、図５に示したパイプラインのステージにデータ転送の１ステージを演算実行ステージの前に挿入している。すなわち、演算実行ステージの始まりの時点では、ＲＡＭ１４からのデータは各演算器（比較手段５、９と加算手段６、１０を指す）手前の入力レジスタで確定しているため、ＲＡＭ１４からのデータ転送に要す時間を省くことが可能となる。
【００５２】
したがって、本実施の形態によれば、比較的高速にＤＳＰによるビタビ復号のＡＣＳ演算を並列に実行することが可能となる。なお、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００５３】
（実施の形態５）
図１１は実施の形態５における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態４（図９）の演算処理装置と異なるところはスワップ回路１８を具備している点であり、それ以外の構成および動作は実施の形態４とまったく同じである。図１１において、本スワップ回路１８は、ブランチメトリックを格納する記憶手段３からデータを入力し、バス４にデータを出力する。
【００５４】
本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。本スワップ回路１８は、記憶手段３から例えば｛ＢＭ１，ＢＭ０｝の形式で倍精度データとして入力した２つのブランチメトリックの値を、そのまま｛ＢＭ１，ＢＭ０｝として出力するか、上位と下位をスワップして｛ＢＭ０，ＢＭ１｝として出力するかを、命令などにより切り替える機能を有する。
【００５５】
スワップ回路１８の動作を説明する。拘束長Ｋ＝４、符号化率１／２として、図２に示す畳み込み符号器および図３に示すバタフライ構造のパスメトリックの遷移状態を用いて説明する。旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ０とノードＮ１から、ノードＮ’０およびノードＮ’４に遷移する時のＡＣＳ演算と、旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ６とノードＮ７から、ノードＮ’３およびノードＮ’７に遷移する時のＡＣＳ演算とを比較すると図１２になる。すなわち、ノードＮ０とノードＮ１からノードＮ’０へのＡＣＳ演算とノードＮ６とノードＮ７からノードＮ’３へのＡＣＳ演算は比較手段５と加算手段６で行われるが、両ＡＣＳ演算では共通のブランチメトリックＢＭ０とＢＭ１を用い、かつＢＭ０とＢＭ１がスワップした関係になっている。これはノードＮ０とノードＮ１からノードＮ’４へのＡＣＳ演算とノードＮ６とノードＮ７からノードＮ’７へのＡＣＳ演算の比較手段９と加算手段１０でも同じ関係が成り立つ。そのため、ブランチメトリックを格納する記憶手段３には｛ＢＭ０，ＢＭ１｝と｛ＢＭ１，ＢＭ０｝の両形態で格納しなければならず、冗長なハードウェア資源となる。
【００５６】
スワップ回路１８は、このような冗長性を解決するもので、ブランチメトリックを格納する記憶手段３には、例えば｛ＢＭ０，ＢＭ１｝の形態だけを格納しておき、スワップ回路１８には、この｛ＢＭ０，ＢＭ１｝を入力し、例えば命令などにより、出力として｛ＢＭ０，ＢＭ１｝とするか、｛ＢＭ１，ＢＭ０｝とするかを切り替える動作を行うもので、このスワップ回路１８により、ブランチメトリックを格納する記憶手段３の冗長性を省くことが可能となる。
【００５７】
なお、本実施の形態では、拘束長Ｋ＝４、符号化率１／２で、旧ステートのノードＮ０、ノードＮ１、ノードＮ６、ノードＮ７を用いて説明を行ったが、ノードＮ２、ノードＮ３、ノードＮ４、ノードＮ５でも上記関係が成り立ち、さらに上記以外の拘束長Ｋと符号化率の組み合わせでも成り立つため、同様に実施可能である。また、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００５８】
（実施の形態６）
図１３は実施の形態６における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態５（図１１）の演算処理装置と異なるところは、比較手段として２つの加算器と１つの比較器で構成し、加算手段として２つの加算器で構成している点であり、それ以外の構成および動作は実施の形態５とまったく同じである。
【００５９】
図１３において、１９および２０はバス４と入力レジスタ１６からデータを入力し加算する加算器、２１は加算器１９と加算器２０から加算結果を入力して比較し、比較結果を格納する記憶手段７と選択手段８に出力する比較器、２２および２３はバス４と入力レジスタ１６からデータを入力して加算し、加算結果を選択手段８に出力する加算器、２４および２５はバス４と入力レジスタ１７からデータを入力し加算する加算器、２６は加算器２４と加算器２５から加算結果を入力して比較し、比較結果を格納する記憶手段１１と選択手段１２に出力する比較器、２７および２８はバス４と入力レジスタ１７からデータを入力して加算し、加算結果を選択手段１２に出力する加算器である。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００６０】
次に、本実施の形態におけるＡＣＳ演算の動作を説明する。拘束長Ｋ＝４、符号化率１／２として、図２に示す畳み込み符号器と、図３に示すバタフライ構造と、図１２に示すノードＮ０，Ｎ１からノードＮ’０，Ｎ’４へのＡＣＳ演算とノードＮ６，Ｎ７からノードＮ’３，Ｎ’７へのＡＣＳ演算の比較を用いて説明する。
【００６１】
図１３に示すように、入力レジスタ１６、１７から２つのパスメトリックが ｛Ａ，Ｂ｝として出力され、スワップ回路１８から２つのブランチメトリックが｛Ｃ，Ｄ｝として出力されると、加算器１９では、パスメトリック｛Ａ｝とブランチメトリック｛Ｃ｝を入力し加算結果｛Ａ＋Ｃ｝を出力し、加算器２０では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｄ｝を入力し、加算結果｛Ｂ＋ Ｄ｝を出力し、比較器２１では、加算器１９の加算結果｛Ａ＋Ｃ｝と加算器２０の加算結果｛Ｂ＋Ｄ｝とを入力し、｛Ａ＋Ｃ−（Ｂ＋Ｄ）｝の比較を行い、比較結果のＭＳＢを出力する。加算器２２では、パスメトリック｛Ａ｝とブランチメトリック｛Ｃ｝を入力し加算結果｛Ａ＋Ｃ｝を出力し、加算器２３では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｄ｝を入力し、加算結果｛Ｂ＋Ｄ｝を出力する。
【００６２】
一方、加算器２４では、パスメトリック｛Ａ｝とブランチメトリック｛Ｄ｝を入力し、加算結果｛Ａ＋Ｄ｝を出力し、加算器２５では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｃ｝を入力し、加算結果｛Ｂ＋Ｃ｝を出力し、比較器２６では、加算器２４の加算結果｛Ａ＋Ｄ｝と加算器２５の加算結果｛Ｂ＋Ｃ｝とを入力し、｛Ａ＋Ｄ−（Ｂ＋Ｃ）｝の比較を行い、比較結果のＭＳＢを出力する。加算器２７では、パスメトリック｛Ａ｝とブランチメトリック｛Ｄ｝を入力し、加算結果｛Ａ＋Ｄ｝を出力し、加算器２８では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｃ｝を入力し、加算結果｛Ｂ＋Ｃ｝を出力する。
【００６３】
以上の構成および動作により、入力レジスタ１６および入力レジスタ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝｛ＢＭ１，ＢＭ０｝とすると、図１２に示す旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ０とノードＮ１から、ノードＮ’０およびノードＮ’４に遷移する時のＡＣＳ演算が実現できる。
【００６４】
また、入力レジスタ１６および入力レジスタ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝｛ＢＭ０，ＢＭ１｝とすると、図１２に示す旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ０とノードＮ１から、ノードＮ’０およびノードＮ’４に遷移する時のＡＣＳ演算が実現できる。
【００６５】
したがって、本実施の形態によれば、２つのパスメトリックの更新がＤＳＰによるパイプライン動作により１マシンサイクルで実現できる。なお、本実施の形態では、拘束長Ｋ＝４、符号化率１／２で、旧ステートのノードＮ０、ノードＮ１、ノードＮ６、ノードＮ７を用いて説明を行ったが、ノードＮ２、ノードＮ３、ノードＮ４、ノードＮ５でも上記関係が成り立ち、さらに上記以外の拘束長Ｋと符号化率の組み合わせでも成り立つため、同様に実施可能である。また、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００６６】
（実施の形態７）
図１４は実施の形態７における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態６（図１３）の演算処理装置と異なるところは、比較器の一方をＡＬＵ２９で兼用している点であり、またそれに伴い入力レジスタ３０、３１と、バス３２、３３、３７、３８と、セレクタ３４、３５を具備しており、またブランチメトリックを格納する記憶手段としてレジスタファイル３６を具備している点で、それ以外の構成および動作は実施の形態６とまったく同じである。
【００６７】
図１４において、３０は４バンクからなるＲＡＭ１４からバス３７を介してデータを入力する入力レジスタ、３１は４バンクからなるＲＡＭ１４からバス３８を介してデータを入力する入力レジスタ、３２およびバス３３はレジスタファイル３６からデータを入力するバス、３４はバス３２と加算器１９と入力レジスタ３０からデータを入力し、出力を選択するセレクタ、３５はバス３３と加算器２０と入力レジスタ３１からデータを入力し、出力を選択するセレクタ、２９はセレクタ３４および３５からデータを入力して算術論理演算を行い、バス１３に算術論理演算結果を出力し、さらに算術論理演算結果のＭＳＢを比較結果を格納する記憶手段７と選択手段８に出力するＡＬＵである。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００６８】
本実施の形態においてＡＣＳ演算を行うときは、セレクタ３４は加算器１９の出力を選択してＡＬＵ２９に入力し、セレクタ３５は加算器２０の出力を選択してＡＬＵ２９に入力し、ＡＬＵ２９は入力した２つのデータを減算し、減算結果のＭＳＢを比較結果を格納する記憶手段７と選択手段８に出力する。
【００６９】
また、ＡＬＵがレジスタ−レジスタ間の算術論理演算を行う時は、レジスタファイル３６からバス３２とバス３３にデータが出力され、セレクタ３４とセレクタ３５が、それぞれバス３２とバス３３を選択することで実現可能である。ＡＬＵがレジスタ−メモリ間の算術論理演算を行う時は、レジスタファイル３６からバス３２にデータが出力され、４バンクからなるＲＡＭ１４からバス３８を介して入力レジスタ３１にデータが入力され、セレクタ３４とセレクタ３５がそれぞれバス３２と入力レジスタ３１を選択することで実現可能である。
【００７０】
逆に、ＡＬＵがメモリ−レジスタ間の算術論理演算を行う時は、４バンクからなるＲＡＭ１４からバス３７を介して入力レジスタ３０にデータが入力され、レジスタファイル３６からバス３３にデータが出力され、セレクタ３４とセレクタ３５がそれぞれ入力レジスタ３０とバス３３を選択することで実現可能である。
【００７１】
その外、ＡＬＵがメモリ−メモリ間の算術論理演算を行う時は、４バンクからなるＲＡＭ１４からバス３７およびバス３８を介して、入力レジスタ３０および入力レジスタ３１にデータが入力され、セレクタ３４とセレクタ３５がそれぞれ入力レジスタ３０と入力レジスタ３１を選択することで実現可能である。
【００７２】
このようにして、本実施の形態によれば、ＡＣＳ演算を行う比較器の一方をＡＬＵと兼用することで、演算処理装置をＬＳＩ化する場合に、そのチップ面積を削減してコストを低減することができる。なお、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００７３】
（実施の形態８）
図１５は実施の形態８における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態７（図１４）の演算処理装置と異なるところは、比較手段として用いている２つの加算器を、４：２ＣＯＭＰＲＥＳＳＯＲ３９および４０で実現している点であり、それ以外の構成および動作は実施の形態７とまったく同じである。
【００７４】
図１５において、３９はバス４と入力レジスタ１６からデータを入力し、セレクタ３４とセレクタ３５に演算結果を出力する４：２ＣＯＭＰＲＥＳＳＯＲ、４０はバス４と入力レジスタ１７からデータを入力し比較器２６に演算結果を出力する４：２ＣＯＭＰＲＥＳＳＯＲである。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００７５】
次に、本実施の形態におけるＡＣＳ演算の動作を説明する。拘束長Ｋ＝４、符号化率１／２として、図２に示す畳み込み符号器と、図３に示すバタフライ構造と、図１２に示すノードＮ０，Ｎ１からノードＮ’０，Ｎ’４へのＡＣＳ演算とノードＮ６，Ｎ７からノードＮ’３，Ｎ’７へのＡＣＳ演算の比較を用いて説明する。
【００７６】
まず、４：２ＣＯＭＰＲＥＳＳＯＲ３９、４０は、図１６に示す処理を行なう単体のブロックが単精度ビット数分直列に接続され、通常の全加算器よりも高速に加算処理を行なう。
【００７７】
図１５に示すように、入力レジスタ１６、１７から２つのパスメトリックが ｛Ａ，Ｂ｝として出力され、スワップ回路１８から２つのブランチメトリックが｛Ｃ，Ｄ｝として出力されると、４：２ＣＯＭＰＲＥＳＳＯＲ３９では、パスメトリック｛Ａ｝とブランチメトリック｛Ｃ｝とパスメトリック｛Ｂ｝の反転｛￣Ｂ｝とブランチメトリック｛Ｄ｝の反転｛￣Ｄ｝を入力し、ＡＬＵ２９では、セレクタ３４、３５を介して、４：２ＣＯＭＰＲＥＳＳＯＲ３９の２つの出力を入力して加算する。ただし、このとき｛Ｂ｝および｛Ｄ｝の２の補数を実現するために、４：２ＣＯＭＰＲＥＳＳＯＲ３９と、ＡＬＵ２９の最下位のキャリー入力に“１”を入力する。その結果｛Ａ＋Ｃ−（Ｂ＋Ｄ）｝が得られ、そのＭＳＢを出力する。加算器２２では、パスメトリック｛Ａ｝とブランチメトリック｛Ｃ｝を入力し加算結果｛Ａ＋Ｃ｝を出力し、加算器２３では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｄ｝を入力し加算結果｛Ｂ＋Ｄ｝を出力する。
【００７８】
一方、４：２ＣＯＭＰＲＥＳＳＯＲ４０では、パスメトリック｛Ａ｝とブランチメトリック｛Ｄ｝とパスメトリック｛Ｂ｝のの反転｛￣Ｂ｝とブランチメトリック｛Ｃ｝の反転｛￣Ｃ｝を入力し、比較器２６は、４：２ＣＯＭＰＲＥＳＳＯＲ３９の２つの出力を入力して加算する。ただし、このとき｛Ｂ｝および｛Ｃ｝の２の補数を実現するために、４：２ＣＯＭＰＲＥＳＳＯＲ４０と、比較器２６の最下位のキャリー入力に“１”を入力する。その結果｛Ａ＋Ｄ−（Ｂ＋Ｃ）｝が得られ、そのＭＳＢを出力する。加算器２７では、パスメトリック｛Ａ｝とブランチメトリック｛Ｄ｝を入力し、加算結果｛Ａ＋Ｄ｝を出力し、加算器２８では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｃ｝を入力し、加算結果｛Ｂ＋Ｃ｝を出力する。
【００７９】
以上の構成および動作により、入力レジスタ１６および入力レジスタ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝｛ＢＭ１，ＢＭ０｝とすると、図１２に示す旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ０とノードＮ１から、ノードＮ’０およびノードＮ’４に遷移する時のＡＣＳ演算が実現できる。
【００８０】
また、入力レジスタ１６および入力レジスタ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝｛ＢＭ０，ＢＭ１｝とすると、図１２に示す旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ０とノードＮ１から、ノードＮ’０およびノードＮ’４に遷移する時のＡＣＳ演算が実現できる。したがって、２つのパスメトリックの更新がＤＳＰによるパイプライン動作により１マシンサイクルで実現できる。
【００８１】
このようにして、本実施の形態によれば、ＡＣＳ演算を行う比較手段に４：２ＣＯＭＰＲＥＳＳＯＲを適用することによって、２つの加算器で構成した場合より高速に演算することが可能なため、より高速な演算を実現することができる。なお、例では拘束長Ｋ＝４、符号化率１／２で、旧ステートのノードＮ０、ノードＮ１、ノードＮ６、ノードＮ７を用いて説明を行ったが、ノードＮ２、ノードＮ３、ノードＮ４、ノードＮ５でも上記関係が成り立ち、さらに上記以外の拘束長Ｋと符号化率の組み合わせでも成り立つため、同様に実施可能である。また、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００８２】
（実施の形態９）
図１７は実施の形態９における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態８（図１５）の演算処理装置と異なるところは、加算手段として倍精度加算器を用い、しかも少なくとも一方は倍精度ＡＵで兼用している点であり、それ以外の構成および動作は実施の形態８とまったく同じである。
【００８３】
図１７において、４１は入力レジスタ１６とバス４から倍精度形式のデータを入力し、倍精度算術演算を行う倍精度ＡＵ、４２は入力レジスタ１７とバス４から倍精度形式のデータを入力し、倍精度加算演算を行う倍精度加算器であり、倍精度ＡＵ４１の出力は選択手段８とバス１３に出力し、倍精度加算器４２の出力は選択手段１２に出力する。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００８４】
本実施の形態においてＡＣＳ演算を行うときは、倍精度ＡＵ４１は、入力レジスタ１６から２つのパスメトリックを倍精度形式で｛Ａ，Ｂ｝として入力し、スワップ回路１８からバス４を介して、２つのブランチメトリックを倍精度形式で｛Ｃ，Ｄ｝として入力する。この時、倍精度ＡＵ４１は倍精度の加算を行うが、図１８に示すように、単精度のＭＳＢのビット位置から次段へのキャリーは強制的にゼロにする。これにより、２つのパスメトリックとブランチメトリックの加算｛Ａ＋Ｃ，Ｂ＋Ｄ｝が同時に並列演算することができる。
【００８５】
一方、倍精度加算器４２は、入力レジスタ１７から２つのパスメトリックを倍精度形式で｛Ａ，Ｂ｝として入力し、スワップ回路１８からバス４を介して、２つのブランチメトリックを倍精度形式で｛Ｄ，Ｃ｝として入力する。倍精度加算器４２も、倍精度ＡＵ４１と同様に単精度のＭＳＢのビット位置から次段へのキャリーは強制的にゼロにして、２つのパスメトリックとブランチメトリックの加算｛Ａ＋Ｄ，Ｂ＋Ｃ｝を同時に並列演算する。
【００８６】
このようにして、本実施の形態によれば、ＡＣＳ演算を行う加算手段に倍精度ＡＵ４１を用い、ＡＣＳ演算時には単精度のＭＳＢのビット位置から次段へのキャリーを強制的にゼロにし、それ以外の倍精度算術演算では、キャリーを伝播させる制御を付加することで、例えば積和演算時の倍精度累積加算器と兼用することが可能で、演算処理装置をＬＳＩ化する場合に、そのチップ面積を一段と削減してコストを低減することができる。なお、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００８７】
（実施の形態１０）
図１９は実施の形態１０における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態９（図１７）の演算処理装置と異なるところは、比較結果を格納する記憶手段としてシフトレジスタを用いている点であり、それ以外の構成および動作は実施の形態９とまったく同じである。
【００８８】
図１９において、４３はＡＬＵ２９の演算結果のＭＳＢを入力とするシフトレジスタ、４４は比較器２６の演算結果のＭＳＢを入力とするシフトレジスタであり、シフトレジスタ４３，４４は、両者ともバス２にデータを出力することができる。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００８９】
本実施の形態においてＡＣＳ演算を行うときは、ＡＬＵ２９による比較結果のＭＳＢをシフトレジスタ４３に随時シフトインし、比較器２６による比較結果のＭＳＢをシフトレジスタ４４に随時シフトインすることで、パスセレクト信号 （２つのパスのうちどちらを選んだかを示す信号で、ＡＣＳ演算終了後トレースバックするときに使用する）を格納することができる。また、本シフトレジスタ４３，４４のビット幅が、例えば単精度データ幅である場合には、単精度のビット数回ＡＣＳ演算を行うと、シフトレジスタ４３，４４の値をバス２を介して、４バンクからなるＲＡＭ１４にパスセレクト信号を格納する必要がある。
【００９０】
このようにして、本実施の形態によれば、ＡＣＳ演算を行う比較結果を格納する記憶手段にシフトレジスタ４３，４４を用いることで、例えば除算系のシフトレジスタを使用する演算命令と兼用することが可能で、演算処理装置をＬＳＩ化する場合に、そのチップ面積を一段と削減してコストを低減することができる。なお、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００９１】
（実施の形態１１）
図２０は実施の形態１１における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態１０（図１９）の演算処理装置と異なるところは、入力レジスタ１７がバス２から常にパスメトリックデータをスワップして入力して、４：２ＣＯＭＰＲＥＳＳＯＲ４０にはスワップ回路１８からのブランチメトリックデータをスワップしないでそのまま入力し、比較器２６の比較結果のネゲート値がシフトレジスタ４４にシフトインする点であり、それ以外の構成および動作は実施の形態１０とまったく同じである。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００９２】
本実施の形態においてＡＣＳ演算を行うときは、２つのパスメトリック｛Ａ，Ｂ｝が入力レジスタ１６にはそのまま｛Ａ，Ｂ｝として入力されるが、入力レジスタ１７には、常にスワップした状態｛Ｂ，Ａ｝として入力される。その後、 ４：２ＣＯＭＰＲＥＳＳＯＲ４０では、スワップ回路１８から２つのブランチメトリックが｛Ｃ｝と｛￣Ｄ｝として、入力レジスタ１７から２つのパスメトリックが｛Ｂ｝と｛￣Ａ｝として入力され、比較器２６では、４：２ＣＯＭＰＲＥＳＳＯＲ４０の２つの出力を入力して加算し、｛Ａ＋Ｄ−Ｂ−Ｃ｝を計算する。一方、倍精度加算器４２は、スワップ回路１８から２つのブランチメトリックを ｛Ｃ，Ｄ｝として、入力レジスタから２つのパスメトリックが｛Ｂ，Ａ｝として入力され、｛Ｂ＋Ｃ｝と｛Ａ＋Ｄ｝を同時に並列演算し、選択手段１２に｛Ｂ＋Ｃ，Ａ＋Ｄ｝の形式で出力する。比較器２６は、比較結果のＭＳＢを選択手段１２に、比較結果のネゲート値のＭＳＢをシフトレジスタ４４に出力する。
【００９３】
このようにして、本実施の形態によれば、２つのパスメトリックを格納する入力レジスタの一方をスワップして入力することで、演算実行（ＥＸ）ステージで４：２ＣＯＭＰＲＥＳＳＯＲ４０と倍精度加算器４２の入力でのスワップがなくなり、より高速なＡＣＳ演算を行うことが可能となる。なお、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００９４】
（実施の形態１２）
図２１は実施の形態１２における移動局装置の構成を示すものである。図２１において、本実施の形態における移動局装置４５は、送受信共用のアンテナ部４６と、受信部４８及び送信部４９から成る無線部４７と、信号の変調及び復調と符号化及び復号化とを行うベースバンド信号処理部５０と、音声を放音するスピーカ５８と、音声を入力するマイク５９と、送受信するデータを外部装置との間で入出力するデータ入出力部６０と、動作状態を表示する表示部６１と、テンキーなどの操作部６２と、アンテナ部４６、無線部４７、ベースバンド信号処理部５０、表示部６１及び操作部６２などを制御する制御部６３とを備えている。
【００９５】
また、ベースバンド信号処理部５０は、受信信号を復調する復調部５１と、送信信号を変調する変調部５２と、１チップのＤＳＰ５３とで構成され、ＤＳＰ５３は、第１から第１１の実施の形態の演算処理装置から成るビタビ復号部５５と、送信信号を畳み込み符号化する畳み込み符号化部５６と、音声信号の符復号化を行う音声コーデック部５７と、送受信のタイミングを計って受信信号を復調部５１からビタビ復号部５５に、送信信号を畳み込み符号化部５６から変調部５２に送るタイミング制御部５４とを、それぞれソフトウェアで形成している。
【００９６】
この移動局装置４５の制御部６３は、移動局装置４５全体の動作を制御し、例えば、操作部６２から入力した信号を表示部６１に表示したり、操作部６２から入力した信号を受けて、発着呼の動作を行うための制御信号を、通信シーケンスに従って、アンテナ部４６と、無線部４７及びベースバンド信号処理部５０などに出力する。
【００９７】
移動局装置４５から音声が送信される場合には、マイク５９から入力した音声信号がＡＤ変換され（図示なし）、ＤＳＰ５３の音声コーデック部５７で符号化され、その符号化データが畳み込み符号化部５６に入力する。また、データが送信される場合には、外部から入力したデータがデータ入出力部６０を介して畳み込み符号化部５６に入力する。畳み込み符号化部５６は、入力したデータを畳み込み符号化し、タイミング制御部５４に出力する。タイミング制御部５４は、入力したデータの並び替えや送信出力タイミングの調整を行って、変調部５２に出力する。変調部５２に入力したデータは、ディジタル変調され、ＤＡ変換されて（ 図示なし） 、無線部４７の送信部４９に出力される。送信部４９は、これを無線信号に変換してアンテナ部４６に送り、アンテナから電波として送信される。
【００９８】
一方、受信時には、アンテナ部４６で受信された電波が、無線部４７の受信部４８で受信され、ＡＤ変換されて、ベースバンド信号処理部５０の復調部５１に出力される。復調部５１で復調されたデータは、タイミング制御部５４でデータの並び替え等が行われた後、ビタビ復号部５５に入力し、ここで復号される。ビタビ復号部５５で復号されたデータは、音声通信時には、音声コーデック部５７で音声復号化され、ＤＡ変換された後、スピーカ５８から音声として出力される。また、データ通信時には、ビタビ復号部５５で復号されたデータは、データ入出力部６０を介して外部に出力される。
【００９９】
このようにして、本実施の形態による移動局装置４５は、ビタビ復号部５５、畳み込み符号化部５６、音声コーデック部５７及びタイミング制御部５４の各部を１チップのＤＳＰ５３のソフトウェアで形成しているため、少ない部品点数で組み立てることができる。また、このビタビ復号部５５を第１から第１１の実施の形態の演算処理装置形成しているため、ＤＳＰ５３によるパイプライン処理で１マシンサイクルに２つのパスメトリックの更新が実現でき、これにより高速に比較的少ない処理量でＤＳＰ５３によるビタビ復号のＡＣＳ演算が実現できる。
【０１００】
なお、ここでは、復調部５１及び変調部５２をＤＳＰ５３と区別して示しているが、それらをＤＳＰ５３のソフトウェアで構成することも可能である。また、ＤＳＰとして、第６の実施の形態のＤＳＰを使用し、畳み込み符号化部５６、音声コーデック部５７及びタイミング制御部５４をそれぞれ別の部品で構成することも可能である。
【０１０１】
（実施の形態１３）
図２２は実施の形態１３における移動局装置の構成を示すものである。本実施の形態の移動局装置４５Ａが、実施の形態１２（図２６）の移動局装置４５と異なるところは、変調部５２Ａに拡散部６５を設け、また、復調部５１Ａに逆拡散部６４を設けたＣＤＭＡ通信方式のベースバンド信号処理部５０Ａとした点であり、それ以外の構成及び動作は実施の形態１２と多くの点で類似している。なおＣＤＭＡ通信の場合、タイミング制御部５４に、遅延プルファイル等（図示な し）から選択された複数のフィンガを合わせ込むＲＡＫＥ受信部が含まれることもある。
【０１０２】
このように、本実施の形態における移動局装置４５Ａは、復調部５１Ａに逆拡散部６４を、また、変調部５２Ａに拡散部６５を設けることで、ＣＤＭＡ通信に適用することができる。
【０１０３】
（実施の形態１４）
図２３は実施の形態１４における基地局装置の構成を示すものであり、図２１に示したものと同様な機能を有する構成要素には同様な符号を付してある。図２３において、本実施の形態における基地局装置６８は、受信用のアンテナ６６及び送信用のアンテナ６７から成るアンテナ部４６と、受信部４８及び送信部４９から成る無線部４７と、信号の変調及び復調と符号化及び復号化とを行うベースバンド信号処理部６９と、送受信するデータを有線回線との間で入出力するデータ入出力部６０と、アンテナ部４６、無線部４７、ベースバンド信号処理部６９などを制御する制御部６３とを備えている。
【０１０４】
また、ベースバンド信号処理部６９は、受信信号を復調する復調部５１と、送信信号を変調する変調部５２と、１チップのＤＳＰ５３Ａとで構成され、ＤＳＰ５３Ａは、第１から第１１の実施の形態の演算処理装置から成るビタビ復号部５５と、送信信号を畳み込み符号化する畳み込み符号化部５６と、送受信のタイミングを計って受信信号を復調部５１からビタビ復号部５５に、送信信号を畳み込み符号化部５６から変調部５２に送るタイミング制御部５４とを、それぞれソフトウェアで形成している。
【０１０５】
この基地局装置６８の制御部６３は、基地局装置６８の制御の下に送信・受信の動作が行われ、有線回線から入力したデータがデータ入出力部６０を介して畳み込み符号化部５６に入力する。畳み込み符号化部５６は、入力したデータを畳み込み符号化し、タイミング制御部５４に出力する。タイミング制御部５４は、入力したデータの並び替えや送信出力タイミングの調整を行って、変調部５２に出力する。変調部５２に入力したデータは、ディジタル変調され、ＤＡ変換されて（ 図示なし） 、無線部４７の送信部４９に出力される。送信部４９は、これを無線信号に変換してアンテナ部４６に送り、アンテナから電波として送信される。
【０１０６】
一方、受信時には、アンテナ部４６で受信された電波が、無線部４７の受信部４８で受信され、ＡＤ変換されて、ベースバンド信号処理部６９の復調部５１に出力される。復調部５１で復調されたデータは、タイミング制御部５４でデータの並び替え等が行われた後、ビタビ復号部５５に入力し、ここで復号される。ビタビ復号部５５で復号されたデータは、データ入出力部６０を介して有線回線に出力される。
【０１０７】
このように、本実施の形態における基地局装置６８は、ビタビ復号部５５、畳み込み符号化部５６、及びタイミング制御部５４の各部を１チップのＤＳＰ５３Ａのソフトウェアで形成しているため、少ない部品点数で組み立てることができる。また、このビタビ復号部５５を第１から第１１の実施の形態の演算処理装置形成しているため、ＤＳＰ５３Ａによるパイプライン処理で１マシンサイクルに２つのパスメトリックの更新が実現でき、これにより高速に比較的少ない処理量でＤＳＰ５３Ａによるビタビ復号のＡＣＳ演算が実現できる。
【０１０８】
なお、ここでは、復調部５１及び変調部５２をＤＳＰ５３Ａと区別して示しているが、それらをＤＳＰ５３Ａのソフトウェアで構成することも可能である。また、ＤＳＰ５３Ａとして、第６の実施の形態のＤＳＰを使用し、畳み込み符号化部５６、音声コーデック部５７及びタイミング制御部５４をそれぞれ別の部品で構成することも可能である。
【０１０９】
（実施の形態１５）
図２４は実施の形態１５における基地局装置の構成を示すものである。本実施の形態の基地局装置６８Ａが、実施の形態１４（図２４）の基地局装置６８と異なるところは、変調部５２Ａに拡散部６５を設け、また、復調部５１Ａに逆拡散部６４を設けたＣＤＭＡ通信方式のベースバンド信号処理部６９Ａとした点であり、それ以外の構成及び動作は実施の形態１２と多くの点で類似している。なお、ＣＤＭＡ通信の場合、タイミング制御部５４に、遅延プルファイル等（図示なし）から選択された複数のフィンガを合わせ込むＲＡＫＥ受信部が含まれることもある。
【０１１０】
このように、本実施の形態による基地局装置６８Ａは、復調部５１Ａに逆拡散部６４を、また、変調部５２Ａに拡散部６５を設けることで、ＣＤＭＡ通信に適用することができる。
【０１１１】
【発明の効果】
以上のように、本発明によれば、第１の記憶手段から読み出されたパスメトリックと第２の記憶手段から読み出されたブランチメトリックに対してビタビ復号の演算処理を実行して２つの新たなパスメトリックを生成するＡＣＳ演算手段と、前記ＡＣＳ演算手段にて生成された２つの新たなパスメトリックを有してなる倍精度データを前記第１の記憶手段に転送する転送手段と、を具備する構成をとるので、ＤＳＰによるパイプライン処理で１マシンサイクルに２つのパスメトリックの更新が実現でき、これにより高速に比較的少ない処理量でＤＳＰによるビタビ復号のＡＣＳ演算が実現でき、携帯端末の小型化・軽量化・低価格化・バッテリーの長寿命化が可能になるという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における演算処理装置の構成を示すブロック図
【図２】符号化率１／２の畳み込み符号器の例を示すブロック図
【図３】拘束長Ｋ＝４時のバタフライ構造を示す模式図
【図４】本発明の実施の形態２における演算処理装置の構成を示すブロック図
【図５】本発明の実施の形態２における演算処理装置のパイプライン動作を説明するタイミング図
【図６】本発明の実施の形態２における４バンクのＲＡＭ１４のメモリアクセスの動作例を示す模式図
【図７】本発明の実施の形態３における演算処理装置の構成を示すブロック図
【図８】本発明の実施の形態３におけるデュアルポートＲＡＭ１５のメモリアクセスの動作例を示す模式図
【図９】本発明の実施の形態４における演算処理装置の構成を示すブロック図
【図１０】本発明の実施の形態４における演算処理装置のパイプライン動作を説明するタイミング図
【図１１】本発明の実施の形態５における演算処理装置の構成を示すブロック図
【図１２】ノードＮ０，Ｎ１からノードＮ’０，Ｎ’４へのＡＣＳ演算とノードＮ６，Ｎ７からノードＮ’３，Ｎ’７へのＡＣＳ演算の比較例を示す一覧図
【図１３】本発明の実施の形態６における演算処理装置の構成を示すブロック図
【図１４】本発明の実施の形態７における演算処理装置の構成を示すブロック図
【図１５】本発明の実施の形態８における演算処理装置の構成を示すブロック図
【図１６】本発明の実施の形態８における４：２ＣＯＭＰＲＥＳＳＯＲの入出力図
【図１７】本発明の実施の形態９における演算処理装置の構成を示すブロック図
【図１８】倍精度ＡＵのキャリー制御を説明するための図
【図１９】本発明の実施の形態１０における演算処理装置の構成を示すブロック図
【図２０】本発明の実施の形態１１における演算処理装置の構成を示すブロック図
【図２１】本発明の実施の形態１２における移動局装置の構成を示すブロック図
【図２２】本発明の実施の形態１３における移動局装置の構成を示すブロック図
【図２３】本発明の実施の形態１４における基地局装置の構成を示すブロック図
【図２４】本発明の実施の形態１５における基地局装置の構成を示すブロック図
【図２５】ビタビ復号における畳み込み符号器の状態遷移のパスを示す状態遷移図（トレリス線図）
【図２６】トレリス線図のバタフライ構造を示す模式図
【図２７】畳み込み符号器による生成符号例を示す模式図
【図２８】チャネル・コーディング（Ｃｈａｎｎｅｌ Ｃｏｄｉｎｇ）向けビタビ演算例を示すプログラム図
【図２９】ポインタ制御とパスメトリックの格納例を示す模式図
【符号の説明】
１ パスメトリックを格納する記憶手段
２ バス
３ ブランチメトリックを格納する記憶手段
４ バス
５ 比較手段
６ 加算手段
７ 比較結果を格納する記憶手段
８ 選択手段
９ 比較手段
１０ 加算手段
１１ 比較結果を格納する記憶手段
１２ 選択手段
１３ バス
１４ ４バンクからなるＲＡＭ
１５ デュアルポートＲＡＭ
１６ 入力レジスタ
１７ 入力レジスタ
１８ スワップ回路
１９ 加算器
２０ 加算器
２１ 比較器
２２ 加算器
２３ 加算器
２４ 加算器
２５ 加算器
２６ 比較器
２７ 加算器
２８ 加算器
２９ ＡＬＵ
３０ 入力レジスタ
３１ 入力レジスタ
３２ バス
３３ バス
３４ セレクタ
３５ セレクタ
３６ レジスタファイル
３７ バス
３８ バス
３９ ４：２ＣＯＭＰＲＥＳＳＯＲ
４０ ４：２ＣＯＭＰＲＥＳＳＯＲ
４１ 倍精度ＡＵ
４２ 倍精度加算器
４３ シフトレジスタ
４４ シフトレジスタ
４５ 移動局装置
４６ アンテナ部
４７ 無線部
４８ 受信部
４９ 送信部
５０ ベースバンド信号処理部
５１ 復調部
５２ 変調部
５３ ＤＳＰ
５４ タイミング制御部
５５ ビタビ復号部
５６ 畳み込み符号
５７ 音声コーデック部
５８ スピーカ
５９ マイク
６０ データ入出力装置
６１ 表示部
６２ 操作部
６３ 制御部
６４ 逆拡散部
６５ 拡散部
６６ 受信アンテナ
６７ 送信アンテナ
６８ 基地局装置
６９ ベースバンド信号処理部
【発明の属する技術分野】
本発明は移動通信機器などに組み込まれるディジタル信号処理プロセッサに関し、特にビタビ復号のＡＣＳ（加算、比較、選択）演算の効率的処理を可能にする技術に関する。
【０００２】
【従来の技術】
近年、ディジタル信号処理プロセッサ（以下これをＤＳＰと呼ぶ）は、移動体通信分野のディジタル化の動きに合わせて、例えば、携帯電話への機器組込み型プロセッサとして多用されている。移動無線通信回線におけるデータ通信では、ビット誤りが頻繁に発生するため、誤り訂正処理を行う必要がある。誤り訂正の手法には、入力ビットから生成された畳み込み符号を、受信側でビタビ復号により復号する方法があり、この誤り訂正処理にＤＳＰが使用される。
【０００３】
ビタビ復号は、加算・比較・選択という単純な処理の繰り返しと、最終的にデータを復号するトレースバック操作とで畳み込み符号の最尤復号を実現する。以下に、ビタビ復号の処理を簡単に説明する。畳み込み符号は、入力ビットとそれに先行する一定数のビットとのｍｏｄ２加算により生成され、入力ビット１ビットに対応して複数の符号化データが生成される。この符号化データに影響を与える入力情報ビット数のことを拘束長（Ｋ）といい、その数はｍｏｄ２加算に用いられるシフトレジスタの段数に等しい。
【０００４】
この符号化データは、入力ビットと、先行する（Ｋ−１）個の入力ビットの状態とで決まる。この状態は、新たな情報ビットが入力することによって新たな状態に移る（遷移する）が、遷移可能な状態は、新たな入力ビットが０であるか１であるかによって決まってしまう。この状態の数は、（Ｋ−１）このビットのそれぞれが１、０をとりうるから、２Ｋ−１ 個となる。
【０００５】
ビタビ復号では、受信した符号化データ系列を観測し、取り得るすべての状態遷移の中から、最も確からしい状態を推定する。そのために、情報ビット１ビットに対応する符号化データ（受信データ系列）を得るごとに、その時点での各状態へのパスの信号間距離（メトリック）を計算し、同一状態に達するパスのうち、メトリックの少ない方を生き残りパスとして残す操作を順次繰り返す。
【０００６】
図２５は、拘束長Ｋの畳み込み符号器において、ある時点における状態Ｓ［２ｎ］（ｎは正整数）に対し、１つ前の時点の状態Ｓ［ｎ］とＳ［ｎ＋２Ｋ−２ ］とから状態遷移を表す２本のパスが延びている様子を示している。例えば、Ｋ＝３の場合でいえば、ｎ＝１のとき、Ｓ［２］すなわちＳ１０の状態（先行する２ビットが「１」「０」の順に入力した状態）に対して、Ｓ［１］すなわちＳ０１の状態、およびＳ［３］すなわちＳ１１の状態からの遷移が可能であり、また、ｎ＝２のとき、Ｓ［４］すなわちＳ００の状態（下位２ビットの表す状態）に対して、Ｓ［２］すなわちＳ１０の状態、およびＳ［４］すなわちＳ００の状態からの遷移が可能である。
【０００７】
パスメトリックａは、状態Ｓ［２ｎ］に入力するパスの出力シンボルと受信データ系列との信号間距離（ブランチメトリックｘ）と、１つ前の時点の状態Ｓ 〔ｎ］までの生き残りパスのブランチメトリックの総和であるパスメトリックＡとの和である。同様にパスメトリックｂは、状態Ｓ［２ｎ］に入力するパスの出力シンボルと受信データ系列との距離（ブランチメトリックｙ）と、１つ前の時点の状態Ｓ［ｎ＋２Ｋ−２ ］までの生き残りパスのブランチメトリックの総和であるパスメトリックＢとの和である。こうして求めた、状態Ｓ［２ｎ］に入力するパスメトリックａ，ｂを比較し、小さい方のパスを生き残りパスとして選択する。
【０００８】
ビタビ復号では、このように、パスメトリックを求めるための加算、パスメトリックの比較、パスの選択の各処理を、各時点で２Ｋ−１ 個の状態に対して実行する。更に、パスの選択において、どちらのパスを選択したかという履歴をパスセレクト信号ＰＳ［ｉ］、［ｉ＝０〜２Ｋ−１ −１］として残しておく必要がある。このとき、選ばれたパスの１つ前の状態の添え字（例えばｎ）が、選ばれなかった他方のパスの１つ前の状態の添え字（ｎ＋２Ｋ−２ ）よりも小さければ、ＰＳ 〔ｉ］＝０とし、大きければ、ＰＳ［ｉ］＝１とする。図２５の場合、ｎ＜ （ｎ＋２Ｋ−２ ）であるから、ａ＞ｂの時は状態Ｓ ［ｎ＋２Ｋ−２ ］が選択されて、ＰＳ［Ｓ２ｎ］＝１となり、ａ≦ｂの時は状態Ｓ［ｎ］が選択されて、ＰＳ［Ｓ２ｎ］＝０となる。最終的に、トレースバックにより復号する際に、このパスセレクト信号を基に生き残りパスをさかのぼりながら、データを復号していく。
【０００９】
従来のＤＳＰで、このビタビ復号用のＡＣＳ演算処理を、汎用の演算装置であるＴＭＳ３２０Ｃ５４ｘ（ＴＥＸＡＳ ＩＮＳＴＲＵＭＥＮＴＳ 社製、以下これをＣ５４ｘと呼ぶ）を例に挙げて説明する。ＧＳＭセルラー無線システムでは、以下の多項式が畳み込み符号として使用されている。
Ｇ１（Ｄ）＝１＋Ｄ３ ＋Ｄ４ 、 Ｇ２（Ｄ）＝１＋Ｄ＋Ｄ３ ＋Ｄ４
【００１０】
この畳み込み符号は、図２６に示すバタフライ構造のトレリス線図で表される。このトレリス線図は、ある状態から別の状態への畳み込み符号の遷移する様子を表している。今、拘束長Ｋが５であるとすると、２Ｋ−１ ＝１６個の状態または８個のバタフライ構造が各シンボル間ごとに存在することになり、それぞれの状態には２つのブランチが入力され、ＡＣＳ演算により新しいパスメトリックが決定する。
【００１１】
ブランチメトリックを次式で定義する。
Ｍ＝ＳＤ（２＊ ｉ）＊ Ｂ（Ｊ，０）＋ＳＤ（２＊ ｉ＋１）＊ Ｂ（Ｊ，１）
ここで、ＳＤ（２＊ ｉ）は軟判定入力を表すシンボルメトリックの１番目のシンボルであり、ＳＤ（２＊ ｉ＋１）はシンボルメトリックの２番目のシンボルである。Ｂ（Ｊ，０）とＢ（Ｊ，１）は図２７に示す畳み込み符号器により生成される符号に一致する。
【００１２】
Ｃ５４ｘでは、ＡＬＵをデュアル１６ビットモードにセットすることによってバタフライ構造を高速に処理する。新しいパスメトリック（Ｊ）の決定には、ＤＡＤＳＴ命令で、２＊ Ｊと２＊ Ｊ＋１の２個のパスメトリックとブランチメトリック（Ｍと−Ｍ）を並列に演算し、ＣＭＰＳ命令で比較を行う。新しいパスメトリック（Ｊ＋８）の決定には、ＤＳＡＤＴ命令で、２個のパスメトリックとブランチメトリック（Ｍと−Ｍ）を並列に演算する。演算結果はそれぞれ倍精度アキュムレータの上位と下位に格納される。ＣＭＰＳ命令で新しいパスメトリックが決定される。
【００１３】
ＣＭＰＳ命令は、アキュムレータの上位と下位を比較し、大きい方をメモリに格納する。また、１６ビットのトランディション・レジスタ（ＴＲＮ）にどちらが選択されたかを、後にトレースバックすることができるように比較を行うたびに更新する。ＴＲＮの内容は、各シンボル処理が終わるたびにメモリに格納する。メモリに格納される情報は、トレースバックの過程で最適なパスを探索するのに使われる。図２８にビタビ復号のバタフライ演算のマクロプログラムを示す。ブランチメトリックの値は、マクロが呼び出される前にＴレジスタに格納する。図２９にパスメトリックのメモリマッピング例を示す。
【００１４】
１つのシンボル区間で、８個のバタフライ演算が実行され、１６個の新しい状態が求められる。この一連の処理を数シンボル区間にわたって繰り返し計算し、処理が終了すると、次にトレースバックを行い、１６通りのパスから最適パスを探索し、復号ビット系列が求まる。
【００１５】
以上が、汎用のＤＳＰであるＣ５４ｘのＡＣＳ演算の機構であり、図２８のマクロプログラム例から、Ｃ５４ｘでは２個のパスメトリックの更新に４マシンサイクルで実現している。
【００１６】
【発明が解決しようとする課題】
今後、移動無線通信によるデータ伝送等の非音声通信の需要は、ますます増加することが見込まれており、非音声通信では従来の音声通信に比べて、より低いビット誤り率（以下、これをＢＥＲと呼ぶ）の高伝送品質が要望されている。低ＢＥＲを達成する一手段に、誤り訂正として使用されるビタビ復号の拘束長Ｋを大きくする手段がある。拘束長が１つ大きくなると、パスメトリックの数（状態数）が２倍になるため、ビタビ復号における演算量が２倍に増加する。また、一般的に非音声通信は音声通信に比べ情報量が多く、情報量が多ければそれだけビタビ復号に要す処理量（ＡＣＳ演算など）が増加する。
【００１７】
一方、移動無線通信等では、携帯端末のバッテリーの寿命を長時間持続させることが望まれている。また、それと同時に携帯端末の小型化・軽量化・低価格化も望まれている。そのため携帯端末では、従来、専用ＬＳＩで処理していた領域もＤＳＰ処理による１チップ化が計られている。ＤＳＰの処理量が少なければ少ないほどバッテリーを長時間持続させることができる。
【００１８】
しかしながら、上記に述べたとおり今後ＤＳＰによる演算量は増加する傾向にあり、そのため携帯端末のバッテリーを長時間持続させることは困難であるという問題がある。また、演算量が増加すれば、もはや既存のＤＳＰの処理能力を超えてしまい、ＤＳＰによる１チップで実現することができなくなるという問題もあった。さらに、ＤＳＰを高機能化させるため、大規模なハードウェア投資はそれだけＤＳＰ自身のコストの高騰化を招き、結果携帯端末の低価格化が実現できなくなるという問題もある。
【００１９】
本発明は、このような従来の問題を解決するものであり、なるべく少ないハードウェアの投資で、ビタビ復号の処理、とくにＡＣＳ演算を効率的に処理するディジタル信号処理プロセッサを提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明のディジタル信号処理プロセッサは、第１の記憶手段から読み出されたパスメトリックと第２の記憶手段から読み出されたブランチメトリックに対してビタビ復号の演算処理を実行して２つの新たなパスメトリックを生成するＡＣＳ演算手段と、前記ＡＣＳ演算手段にて生成された２つの新たなパスメトリックを有してなる倍精度データを前記第１の記憶手段に転送する転送手段と、を具備する構成をとる。
【００２１】
本発明のディジタル信号処理プロセッサは、メトリックの読み出し処理とビタビ復号のＡＣＳ演算処理とをパイプライン構造の演算処理により実行するディジタル信号処理プロセッサであって、パスメトリックを記憶する第１の記憶手段と、ブランチメトリックを記憶する第２の記憶手段と、前記第１及び第２の記憶手段から読み出されたメトリックに対してビタビ復号のＡＣＳ演算処理を実行して２つの新たなパスメトリックを生成するＡＣＳ演算手段と、前記ＡＣＳ演算手段にて生成された２つのパスメトリックを有してなる倍精度データを前記第１の記憶手段に転送する転送手段と、
を具備する構成をとる。
【００２２】
本発明のディジタル信号処理プロセッサは、前記第１の記憶手段が、それぞれが１つのパスメトリックを格納する複数の記憶領域を有し、アドレスが隣接する２つの記憶領域からパスメトリックを読み出して前記ＡＣＳ演算手段に出力し、アドレスが離間した２つの記憶領域に前記転送手段から転送された２つのパスメトリックを１つずつ書き込む構成をとる。また、本発明のディジタル信号処理プロセッサは、前記第１の記憶手段は、アドレスが隣接する２つの記憶領域からの読み出し及びアドレスが離間する２つの記憶領域への書き込みを順次繰り返し、記憶領域に格納されている全てのパスメトリックに対して前記読み出し／書き込みを行った後、再び前記読み出し／書き込みを順次繰り返す構成をとる。
【００２３】
本発明のディジタル信号処理プロセッサは、前記第１の記憶手段は、２ Ｋ−１ 個（Ｋは拘束長）の記憶領域に１つずつパスメトリックをステートの並びに格納して旧ステート２Ｎ（Ｎ＝０，１，・・・２ Ｋ−２ −１）と旧ステート２Ｎ＋１とにおけるパスメトリックを読み出して前記ＡＣＳ演算手段に出力し、前記ＡＣＳ演算手段は、旧ステート２Ｎと旧ステート２Ｎ＋１とにおけるパスメトリックを用いて新ステートＮと新ステートＮ＋２ Ｋ−２ とにおけるパスメトリックを生成し、前記転送手段は、新ステートＮと新ステートＮ＋２ Ｋ−２ とにおけるパスメトリックを有してなる倍精度データを前記第１の記憶手段に転送し、前記第１の記憶手段は、２ Ｋ−２ 単位だけ離れた２つの記憶領域に前記転送手段から転送された２つのパスメトリックを１つずつ書き込む構成をとる。
【００２４】
本発明のディジタル信号処理プロセッサは、旧ステート２Ｎ（Ｎ＝０、１、、、２ Ｋ−２ −１、Ｋは拘束長）と旧ステート２Ｎ＋１とにおけるパスメトリックを用いて新ステートＮと新ステートＮ＋２ Ｋ−２ とにおけるパスメトリックを生成するビタビアルゴリズムを実行するディジタル信号処理プロセッサであって、２つのパスメトリックのうちの１つと２つのブランチメトリックのうちの１つとを加算して得られる４通りのデータである第１、第２、第３、第４の加算データのうちの前記第１の加算データと前記第２の加算データとを比較する第１の比較手段と、前記第１の比較手段と並列に動作し、前記第３の加算データと前記第４の加算データとを比較する第２の比較手段と、前記第１の比較手段の結果に基づいて前記第１の加算データと前記第２の加算データとのいずれかを選択して、選択結果を新たなパスメトリックとして出力する第１の選択手段と、前記第２の比較手段の結果に基づいて前記第３の加算データと前記第４の加算データとのいずれかを選択して、選択結果を新たなパスメトリックとして出力する第２の選択手段と、前記第１の選択手段及び前記第２の選択手段から出力された２つのパスメトリックを有してなる倍精度データを記憶手段に転送する転送手段とを具備し、前記記憶手段は、それぞれがパスメトリックを保持する複数の記憶領域を有し、少なくとも１つの記憶領域を離間した２つの記憶領域に新ステートＮにおけるパスメトリックと新ステートＮ＋２ Ｋ−２ におけるパスメトリックとを書き込む構成をとる。また、本発明のディジタル信号処理プロセッサは、前記記憶手段は、２ Ｋ−１ 個の記憶領域に１つずつパスメトリックをステートの並びに格納し、２ Ｋ−２ 単位だけ離れた２つの記憶領域に前記転送手段から転送された２つのパスメトリックを１つずつ書き込む構成をとる。
【００２５】
本発明の移動局装置は、受信信号の復号化を実行する上記いずれかのディジタル信号処理プロセッサを具備する構成をとる。また、本発明のＣＤＭＡ移動局装置は、受信信号の復号化を実行する上記いずれかのディジタル信号処理プロセッサを具備し、ＣＤＭＡ通信方式の変調及び復調を行う構成をとる。
【００２６】
本発明の基地局装置は、受信信号の復号化を実行する上記いずれかのディジタル信号処理プロセッサを具備する構成をとる。また、本発明のＣＤＭＡ基地局装置は、受信信号の復号化を実行する上記いずれかのディジタル信号処理プロセッサを具備し、ＣＤＭＡ通信方式の変調及び復調を行う構成をとる。
【００２８】
これらの構成により、比較的少ない処理量でＤＳＰによるビタビ復号のＡＣＳ演算が実現でき、携帯端末の小型化・軽量化・低価格化・バッテリーの長寿命化が可能になるという作用を有する。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００３０】
（実施の形態１）
図１は実施の形態１における演算処理装置の構成を示すものである。図１において、１はパスメトリックを格納する記憶手段、２は記憶手段１に接続され、データの供給や演算結果の転送を行うバス、３はブランチメトリックを格納する記憶手段、４は記憶手段３に接続され、データの供給を行うバス、５および９は記憶手段１および３からそれぞれバス２および４を介して読み出されたデータの比較を行う比較手段、６および１０は記憶手段１および３からそれぞれバス２および４を介して読み出されたデータの加算を行う加算手段、７は比較手段５の比較結果を格納する記憶手段、１１は比較手段９の比較結果を格納する記憶手段、８は加算手段６の加算結果を入力し、比較手段５の比較結果に基づいて出力を決定する選択手段、１２は加算手段１０の加算結果を入力し、比較手段９の比較結果に基づいて出力を決定する選択手段、１３は選択手段８および１２の選択結果を入力し、記憶手段１に転送するバスである。なお、比較結果を格納する記憶手段７および１１は、いずれもバス２に接続され、バス２を介して記憶手段１に比較結果を転送することができる。
【００３１】
次に本実施の形態における動作を図２と図３を参照して説明する。以下の説明では、拘束長Ｋを４、符号化率１／２の場合について考える。パスメトリックとブランチメトリックのデータの型は、いずれも単精度データとする。また、以下の説明では、便宜上、倍精度データを（Ｘ，Ｙ）としたとき、Ｘは倍精度データの上位側を表し、Ｙは倍精度データの下位側を表す。
【００３２】
図２の畳み込み符号器を例に考え、符号化率１／２としたときの４個のブランチメトリックをそれぞれＢＭ０，ＢＭ１，ＢＭ２，ＢＭ３とする。これらのブランチメトリックを用いて拘束長Ｋ＝４の時のステート（Ｓｔａｔｅ ）の遷移状態を図示すると、図３のようなバタフライ構造になる。ここで旧ステート（Ｏｌｄ Ｓｔａｔｅ ・ ）のノードＮ０とノードＮ１に着目する。ノードＮ０とノードＮ１が遷移するのはノードＮ’０とノードＮ’４である。
そのときに取るブランチメトリック（ＢＭ）は
・ ノードＮ０からノードＮ’０のときはＢＭ０、
・ ノードＮ１からノードＮ’０のときはＢＭ１、
・ ノードＮ０からノードＮ’４のときはＢＭ１、
・ ノードＮ１からノードＮ’４のときはＢＭ０、
である。また、ノードＮ０のパスメトリックをＰＭ０、ノードＮ１のパスメトリックをＰＭ１とすると、共通のパスメトリックＰＭ０，ＰＭ１にそれぞれブランチメトリックＢＭ０，ＢＭ１を交換して加算することで、ノードＮ’０、ノードＮ’４のパスメトリックになり得るということがわかる。この関係を利用して、並列処理することで同時に２個のパスメトリックを更新することができる。
【００３３】
なお、この関係は図３に示すように以降のノードのペア（図ではノードＮ２とノードＮ３のペア、ノードＮ４とノードＮ５のペア、ノードＮ６とノードＮ７のペア）に関しても成り立つ。そこで、図３に示すように前半のノードＮ’０からノードＮ’３のＡＣＳ演算を比較手段５と加算手段６と比較結果を格納する記憶手段７と選択手段８とで処理を行い、後半のノードＮ’４からノードＮ’７のＡＣＳ演算を比較手段９と加算手段１０と比較結果を格納する記憶手段１１と選択手段１２とで処理を行う。
【００３４】
以降はノードＮ０とノードＮ１からノードＮ’０とノードＮ’４へのＡＣＳ演算に関して詳細な動作説明を行う。まず、記憶手段１から２個のパスメトリックが（ＰＭ１，ＰＭ０）として、バス２に出力され、一方記憶手段３から２個のブランチメトリックが（ＢＭ１，ＢＭ０）として、バス４に出力される。比較手段５では、バス２から２個のパスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４から２個のブランチメトリック（ＢＭ１，ＢＭ０）を入力し、
ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０
を計算する。一方、加算手段６では、バス２から２個のパスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４から２個のブランチメトリック（ＢＭ１，ＢＭ０）を入力し、
ＰＭ１＋ＢＭ１と、ＰＭ０＋ＢＭ０
を計算し、選択手段８に（ＰＭ１＋ＢＭ１，ＰＭ０＋ＢＭ０）として出力する。
【００３５】
選択手段８は、比較手段５の比較結果ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０の符号ビットである最上位ビット（以後これをＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔと呼ぶ）を入力し、ＭＳＢの値により上位ＰＭ１＋ＢＭ１を出力するか、下位ＰＭ０＋ＢＭ０を出力するかを選択する。
すなわち、
ＰＭ１＋ＢＭ１≧ＰＭ０−ＢＭ０
なら、 ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０≧０
であるので、ＭＳＢは０となり、このときは下位ＰＭ０＋ＢＭ０を選択し、これを新たにＰＭ’０としてバス１３に出力する。
逆に、
ＰＭ１＋ＢＭ１＜ＰＭ０−ＢＭ０
なら、 ＰＭ１＋ＢＭ１−ＰＭ０−ＢＭ０＜０
であるので、ＭＳＢは１となり、このときは上位ＰＭ１＋ＢＭ１を選択し、これを新たにＰＭ’０としてバス１３に出力する。また、比較手段５の比較結果のＭＳＢは同時に記憶手段７に順次格納される。
【００３６】
比較手段９では、バス２から２個のパスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４から２個のブランチメトリック（ＢＭ１，ＢＭ０）を入力し、
ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１
を計算する。一方、加算手段１０では、バス２から２個のパスメトリック（ＰＭ１，ＰＭ０）を入力し、バス４から２個のブランチメトリック（ＢＭ１，ＢＭ ０）を入力し、
ＰＭ１＋ＢＭ０と、ＰＭ０＋ＢＭ１
を計算し、選択手段１２に（ＰＭ１＋ＢＭ０，ＰＭ０＋ＢＭ１）として出力する。
【００３７】
選択手段１２は、比較手段９の比較結果ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１のＭＳＢを入力し、ＭＳＢの値により上位ＰＭ１＋ＢＭ０を出力するか、下位ＰＭ０＋ＢＭ１を出力するかを選択する。
すなわち、
ＰＭ１＋ＢＭ０≧ＰＭ０−ＢＭ１
なら、 ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１≧０
であるので、ＭＳＢは０となり、このときは下位ＰＭ０＋ＢＭ１を選択し、これを新たにＰＭ’４としてバス１３に出力する。
逆に、
ＰＭ１＋ＢＭ０＜ＰＭ０−ＢＭ１
なら、 ＰＭ１＋ＢＭ０−ＰＭ０−ＢＭ１＜０
であるので、ＭＳＢは１となり、このときは上位ＰＭ１＋ＢＭ０を選択し、これを新たにＰＭ’４としてバス１３に出力する。
また、比較手段９の比較結果のＭＳＢは同時に記憶手段１１に順次格納される。
【００３８】
以上のように、その外のノードのペアに関しても同様な処理を行うことで、ＤＳＰによるビタビ復号のＡＣＳ演算を並列に実行することができる。なお、これまでの説明では、拘束長Ｋ＝４、符号化率１／２の場合の具体例を示したが、拘束長と符号化率の値がそれ以外の値であっても、上記関係は成り立つ為、それに応じた変更を適宜施すことによって同様に実施可能である。
【００３９】
（実施の形態２）
図４は実施の形態２における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態１（図１）の演算処理装置と異なるところは、パスメトリックを格納する記憶手段として４バンクからなるＲＡＭ１４で構成されている点であり、それ以外の構成および動作は実施の形態１とまったく同じである。
【００４０】
本実施の形態の演算処理装置は、図５に示すパイプライン構造の演算処理に適している。例えば、命令１においてｎ＋１サイクル目の演算実行ステージでＡＣＳ演算を実行するためには、予めｎサイクル目のメモリアクセス・ステージで読み出すパスメトリックのアドレスをＲＡＭ１４に供給する必要がある。このときＲＡＭ１４が偶数番地と奇数番地を連続して読み出すことができる、すなわち倍精度読み出しが可能なＲＡＭであるとすると、以下の状況で偶数アドレスを指定するだけで演算に使用する２つのパスメトリックを読み出すことができる。
・１ステートのパスメトリックは偶数番地、奇数番地の順に連続した番地に格納されており、
・１ステートのパスメトリックを前半と後半に分け、それぞれ別々のバンクに格納されている。
【００４１】
４バンクのＲＡＭ１４には、例えばバンク０に旧ステートの前半のパスメトリック（図３ではＰＭ０，ＰＭ１，ＰＭ２，ＰＭ３を指す）が格納されており、バンク１に旧ステートの後半のパスメトリック（図３ではＰＭ４，ＰＭ５，ＰＭ６，ＰＭ７を指す）が格納されているとき、１サイクルの演算実行（ＡＣＳ演算実行）で２個のパスメトリックが生成され、それらがバス１３を介してそれぞれバンク２、バンク３に格納される。このときバス１３は倍精度データを転送することになり、バンク２にノードＮ’０からノードＮ’３のパスメトリックが格納され、バンク３にノードＮ’からノードＮ’７のパスメトリックが格納される。
【００４２】
以上の図３に対応したメモリアクセスの動作例を図６に示す。１ステートのＡＣＳ演算が終了すると、次ステートでは旧ステートのパスメトリックとしてバンク２および３から読み出しを行い、新ステートのパスメトリックはバンク０とバンク１に格納する。このように４バンクのＲＡＭ１４を用いて１ステートのＡＣＳ演算が終了するごとにパスメトリックを読み出すバンクのペアと格納するバンクのペアを切り替えることで、ＤＳＰによるビタビ復号のＡＣＳ演算を並列に実行することが可能となる。
【００４３】
なお、これまでの説明では、ペアとなるバンクとしてバンク０とバンク１、バンク２とバンク３を例に説明したが、その他の組み合わせを用いてもメモリアクセスステージで供給するアドレスと格納するときのアドレスが変更するだけで同様に実施可能である。また、本実施の形態では、ＲＡＭ１４を４つのバンクで構成したが、本バンク数は最低限必要な数であり、４つ以上であれば同様に実施可能である。
【００４４】
（実施の形態３）
図７は実施の形態３における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態１（図１）の演算処理装置と異なるところはパスメトリックを格納する記憶手段として３バンクからなるデュアルポートＲＡＭ１５で構成されている点であり、それ以外の構成および動作は実施の形態１とまったく同じである。
【００４５】
本実施の形態の演算処理装置も、実施の形態２と同じく図５に示すパイプライン構造の演算処理に適している。パスメトリックを格納する記憶手段がデュアルポートＲＡＭ１５であることから、１命令において同一バンクへのリードとライトの指定が可能なため、例えば、命令１においてｎ＋１サイクル目の演算実行ステージでＡＣＳ演算を実行する為に、まずｎサイクル目のメモリアクセス・ステージで読み出すパスメトリックのアドレスと書き込むパスメトリックのアドレスをデュアルポートＲＡＭ１５に供給し、ｎ＋１サイクル目で、実施の形態２のＲＡＭ１４と同じくデュアルポートＲＡＭ１５から偶数番地と奇数番地を連続して読み出し、ＡＣＳ演算を行い、さらに同じバンクに１個のパスメトリックを書き込むことが可能となる。
【００４６】
本実施の形態３の演算処理装置も、実施の形態２の演算処理装置と同じく以下の状況下で動作する。
・１ステートのパスメトリックは偶数番地、奇数番地の順に連続した番地に格納されており、
・１ステートのパスメトリックを前半と後半に分け、それぞれ別々のバンクに格納されている。
【００４７】
デュアルポートＲＡＭ１５には、例えばバンク０に旧ステートの前半のパスメトリック（図３ではＰＭ０，ＰＭ１，ＰＭ２，ＰＭ３を指す）が格納されており、バンク１に旧ステートの後半のパスメトリック（図３ではＰＭ４，ＰＭ５，ＰＭ６，ＰＭ７を指す）が格納されているとき、１サイクルの演算実行（ＡＣＳ演算実行）で２個のパスメトリックが生成され、それらがバス１３を介してそれぞれバンク０、バンク２に格納される。このときバス１３は倍精度データを転送することになり、バンク０にノードＮ’０からノードＮ’３のパスメトリックが格納され、バンク２にノードＮ’４からノードＮ’７のパスメトリックが格納される。
【００４８】
以上の図３に対応したメモリアクセスの動作例を図８に示す。本実施の形態の演算処理装置が実施の形態２の演算処理装置と異なる点は、１ステートのＡＣＳ演算が終了すると、バンク１とバンク２の切り替えのみ行い、バンク０に関しては切り替えなくても、ＤＳＰによるビタビ復号のＡＣＳ演算を並列に実行することができる点である。なお、本実施の形態では、デュアルポートＲＡＭ１５を３つのバンクで構成したが、本バンク数は最低限必要な数であり、３つ以上であれば同様に実施可能である。
【００４９】
（実施の形態４）
図９は実施の形態４における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態２（図４）の演算処理装置と異なるところは入力レジスタ１６、１７を具備している点であり、それ以外の構成および動作は実施の形態２とまったく同じである。図９において、本入力レジスタ１６、１７は、バス２からデータを入力し、比較手段５、９と加算手段６、１０にデータを出力する。
【００５０】
本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。例えば、命令１においてｎ＋２サイクル目の演算実行ステージでＡＣＳ演算を実行する為に、予めｎサイクル目のメモリアクセス・ステージで読み出すパスメトリックのアドレスをＲＡＭ１４に供給し、ｎ＋１サイクル目のデータ転送ステージでＲＡＭ１４から出力されたデータがバス２を介して入力レジスタ１６、１７にラッチする。
【００５１】
図１０に示すパイプラインは、図５に示したパイプラインのステージにデータ転送の１ステージを演算実行ステージの前に挿入している。すなわち、演算実行ステージの始まりの時点では、ＲＡＭ１４からのデータは各演算器（比較手段５、９と加算手段６、１０を指す）手前の入力レジスタで確定しているため、ＲＡＭ１４からのデータ転送に要す時間を省くことが可能となる。
【００５２】
したがって、本実施の形態によれば、比較的高速にＤＳＰによるビタビ復号のＡＣＳ演算を並列に実行することが可能となる。なお、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００５３】
（実施の形態５）
図１１は実施の形態５における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態４（図９）の演算処理装置と異なるところはスワップ回路１８を具備している点であり、それ以外の構成および動作は実施の形態４とまったく同じである。図１１において、本スワップ回路１８は、ブランチメトリックを格納する記憶手段３からデータを入力し、バス４にデータを出力する。
【００５４】
本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。本スワップ回路１８は、記憶手段３から例えば｛ＢＭ１，ＢＭ０｝の形式で倍精度データとして入力した２つのブランチメトリックの値を、そのまま｛ＢＭ１，ＢＭ０｝として出力するか、上位と下位をスワップして｛ＢＭ０，ＢＭ１｝として出力するかを、命令などにより切り替える機能を有する。
【００５５】
スワップ回路１８の動作を説明する。拘束長Ｋ＝４、符号化率１／２として、図２に示す畳み込み符号器および図３に示すバタフライ構造のパスメトリックの遷移状態を用いて説明する。旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ０とノードＮ１から、ノードＮ’０およびノードＮ’４に遷移する時のＡＣＳ演算と、旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ６とノードＮ７から、ノードＮ’３およびノードＮ’７に遷移する時のＡＣＳ演算とを比較すると図１２になる。すなわち、ノードＮ０とノードＮ１からノードＮ’０へのＡＣＳ演算とノードＮ６とノードＮ７からノードＮ’３へのＡＣＳ演算は比較手段５と加算手段６で行われるが、両ＡＣＳ演算では共通のブランチメトリックＢＭ０とＢＭ１を用い、かつＢＭ０とＢＭ１がスワップした関係になっている。これはノードＮ０とノードＮ１からノードＮ’４へのＡＣＳ演算とノードＮ６とノードＮ７からノードＮ’７へのＡＣＳ演算の比較手段９と加算手段１０でも同じ関係が成り立つ。そのため、ブランチメトリックを格納する記憶手段３には｛ＢＭ０，ＢＭ１｝と｛ＢＭ１，ＢＭ０｝の両形態で格納しなければならず、冗長なハードウェア資源となる。
【００５６】
スワップ回路１８は、このような冗長性を解決するもので、ブランチメトリックを格納する記憶手段３には、例えば｛ＢＭ０，ＢＭ１｝の形態だけを格納しておき、スワップ回路１８には、この｛ＢＭ０，ＢＭ１｝を入力し、例えば命令などにより、出力として｛ＢＭ０，ＢＭ１｝とするか、｛ＢＭ１，ＢＭ０｝とするかを切り替える動作を行うもので、このスワップ回路１８により、ブランチメトリックを格納する記憶手段３の冗長性を省くことが可能となる。
【００５７】
なお、本実施の形態では、拘束長Ｋ＝４、符号化率１／２で、旧ステートのノードＮ０、ノードＮ１、ノードＮ６、ノードＮ７を用いて説明を行ったが、ノードＮ２、ノードＮ３、ノードＮ４、ノードＮ５でも上記関係が成り立ち、さらに上記以外の拘束長Ｋと符号化率の組み合わせでも成り立つため、同様に実施可能である。また、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００５８】
（実施の形態６）
図１３は実施の形態６における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態５（図１１）の演算処理装置と異なるところは、比較手段として２つの加算器と１つの比較器で構成し、加算手段として２つの加算器で構成している点であり、それ以外の構成および動作は実施の形態５とまったく同じである。
【００５９】
図１３において、１９および２０はバス４と入力レジスタ１６からデータを入力し加算する加算器、２１は加算器１９と加算器２０から加算結果を入力して比較し、比較結果を格納する記憶手段７と選択手段８に出力する比較器、２２および２３はバス４と入力レジスタ１６からデータを入力して加算し、加算結果を選択手段８に出力する加算器、２４および２５はバス４と入力レジスタ１７からデータを入力し加算する加算器、２６は加算器２４と加算器２５から加算結果を入力して比較し、比較結果を格納する記憶手段１１と選択手段１２に出力する比較器、２７および２８はバス４と入力レジスタ１７からデータを入力して加算し、加算結果を選択手段１２に出力する加算器である。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００６０】
次に、本実施の形態におけるＡＣＳ演算の動作を説明する。拘束長Ｋ＝４、符号化率１／２として、図２に示す畳み込み符号器と、図３に示すバタフライ構造と、図１２に示すノードＮ０，Ｎ１からノードＮ’０，Ｎ’４へのＡＣＳ演算とノードＮ６，Ｎ７からノードＮ’３，Ｎ’７へのＡＣＳ演算の比較を用いて説明する。
【００６１】
図１３に示すように、入力レジスタ１６、１７から２つのパスメトリックが ｛Ａ，Ｂ｝として出力され、スワップ回路１８から２つのブランチメトリックが｛Ｃ，Ｄ｝として出力されると、加算器１９では、パスメトリック｛Ａ｝とブランチメトリック｛Ｃ｝を入力し加算結果｛Ａ＋Ｃ｝を出力し、加算器２０では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｄ｝を入力し、加算結果｛Ｂ＋ Ｄ｝を出力し、比較器２１では、加算器１９の加算結果｛Ａ＋Ｃ｝と加算器２０の加算結果｛Ｂ＋Ｄ｝とを入力し、｛Ａ＋Ｃ−（Ｂ＋Ｄ）｝の比較を行い、比較結果のＭＳＢを出力する。加算器２２では、パスメトリック｛Ａ｝とブランチメトリック｛Ｃ｝を入力し加算結果｛Ａ＋Ｃ｝を出力し、加算器２３では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｄ｝を入力し、加算結果｛Ｂ＋Ｄ｝を出力する。
【００６２】
一方、加算器２４では、パスメトリック｛Ａ｝とブランチメトリック｛Ｄ｝を入力し、加算結果｛Ａ＋Ｄ｝を出力し、加算器２５では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｃ｝を入力し、加算結果｛Ｂ＋Ｃ｝を出力し、比較器２６では、加算器２４の加算結果｛Ａ＋Ｄ｝と加算器２５の加算結果｛Ｂ＋Ｃ｝とを入力し、｛Ａ＋Ｄ−（Ｂ＋Ｃ）｝の比較を行い、比較結果のＭＳＢを出力する。加算器２７では、パスメトリック｛Ａ｝とブランチメトリック｛Ｄ｝を入力し、加算結果｛Ａ＋Ｄ｝を出力し、加算器２８では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｃ｝を入力し、加算結果｛Ｂ＋Ｃ｝を出力する。
【００６３】
以上の構成および動作により、入力レジスタ１６および入力レジスタ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝｛ＢＭ１，ＢＭ０｝とすると、図１２に示す旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ０とノードＮ１から、ノードＮ’０およびノードＮ’４に遷移する時のＡＣＳ演算が実現できる。
【００６４】
また、入力レジスタ１６および入力レジスタ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝｛ＢＭ０，ＢＭ１｝とすると、図１２に示す旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ０とノードＮ１から、ノードＮ’０およびノードＮ’４に遷移する時のＡＣＳ演算が実現できる。
【００６５】
したがって、本実施の形態によれば、２つのパスメトリックの更新がＤＳＰによるパイプライン動作により１マシンサイクルで実現できる。なお、本実施の形態では、拘束長Ｋ＝４、符号化率１／２で、旧ステートのノードＮ０、ノードＮ１、ノードＮ６、ノードＮ７を用いて説明を行ったが、ノードＮ２、ノードＮ３、ノードＮ４、ノードＮ５でも上記関係が成り立ち、さらに上記以外の拘束長Ｋと符号化率の組み合わせでも成り立つため、同様に実施可能である。また、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００６６】
（実施の形態７）
図１４は実施の形態７における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態６（図１３）の演算処理装置と異なるところは、比較器の一方をＡＬＵ２９で兼用している点であり、またそれに伴い入力レジスタ３０、３１と、バス３２、３３、３７、３８と、セレクタ３４、３５を具備しており、またブランチメトリックを格納する記憶手段としてレジスタファイル３６を具備している点で、それ以外の構成および動作は実施の形態６とまったく同じである。
【００６７】
図１４において、３０は４バンクからなるＲＡＭ１４からバス３７を介してデータを入力する入力レジスタ、３１は４バンクからなるＲＡＭ１４からバス３８を介してデータを入力する入力レジスタ、３２およびバス３３はレジスタファイル３６からデータを入力するバス、３４はバス３２と加算器１９と入力レジスタ３０からデータを入力し、出力を選択するセレクタ、３５はバス３３と加算器２０と入力レジスタ３１からデータを入力し、出力を選択するセレクタ、２９はセレクタ３４および３５からデータを入力して算術論理演算を行い、バス１３に算術論理演算結果を出力し、さらに算術論理演算結果のＭＳＢを比較結果を格納する記憶手段７と選択手段８に出力するＡＬＵである。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００６８】
本実施の形態においてＡＣＳ演算を行うときは、セレクタ３４は加算器１９の出力を選択してＡＬＵ２９に入力し、セレクタ３５は加算器２０の出力を選択してＡＬＵ２９に入力し、ＡＬＵ２９は入力した２つのデータを減算し、減算結果のＭＳＢを比較結果を格納する記憶手段７と選択手段８に出力する。
【００６９】
また、ＡＬＵがレジスタ−レジスタ間の算術論理演算を行う時は、レジスタファイル３６からバス３２とバス３３にデータが出力され、セレクタ３４とセレクタ３５が、それぞれバス３２とバス３３を選択することで実現可能である。ＡＬＵがレジスタ−メモリ間の算術論理演算を行う時は、レジスタファイル３６からバス３２にデータが出力され、４バンクからなるＲＡＭ１４からバス３８を介して入力レジスタ３１にデータが入力され、セレクタ３４とセレクタ３５がそれぞれバス３２と入力レジスタ３１を選択することで実現可能である。
【００７０】
逆に、ＡＬＵがメモリ−レジスタ間の算術論理演算を行う時は、４バンクからなるＲＡＭ１４からバス３７を介して入力レジスタ３０にデータが入力され、レジスタファイル３６からバス３３にデータが出力され、セレクタ３４とセレクタ３５がそれぞれ入力レジスタ３０とバス３３を選択することで実現可能である。
【００７１】
その外、ＡＬＵがメモリ−メモリ間の算術論理演算を行う時は、４バンクからなるＲＡＭ１４からバス３７およびバス３８を介して、入力レジスタ３０および入力レジスタ３１にデータが入力され、セレクタ３４とセレクタ３５がそれぞれ入力レジスタ３０と入力レジスタ３１を選択することで実現可能である。
【００７２】
このようにして、本実施の形態によれば、ＡＣＳ演算を行う比較器の一方をＡＬＵと兼用することで、演算処理装置をＬＳＩ化する場合に、そのチップ面積を削減してコストを低減することができる。なお、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００７３】
（実施の形態８）
図１５は実施の形態８における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態７（図１４）の演算処理装置と異なるところは、比較手段として用いている２つの加算器を、４：２ＣＯＭＰＲＥＳＳＯＲ３９および４０で実現している点であり、それ以外の構成および動作は実施の形態７とまったく同じである。
【００７４】
図１５において、３９はバス４と入力レジスタ１６からデータを入力し、セレクタ３４とセレクタ３５に演算結果を出力する４：２ＣＯＭＰＲＥＳＳＯＲ、４０はバス４と入力レジスタ１７からデータを入力し比較器２６に演算結果を出力する４：２ＣＯＭＰＲＥＳＳＯＲである。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００７５】
次に、本実施の形態におけるＡＣＳ演算の動作を説明する。拘束長Ｋ＝４、符号化率１／２として、図２に示す畳み込み符号器と、図３に示すバタフライ構造と、図１２に示すノードＮ０，Ｎ１からノードＮ’０，Ｎ’４へのＡＣＳ演算とノードＮ６，Ｎ７からノードＮ’３，Ｎ’７へのＡＣＳ演算の比較を用いて説明する。
【００７６】
まず、４：２ＣＯＭＰＲＥＳＳＯＲ３９、４０は、図１６に示す処理を行なう単体のブロックが単精度ビット数分直列に接続され、通常の全加算器よりも高速に加算処理を行なう。
【００７７】
図１５に示すように、入力レジスタ１６、１７から２つのパスメトリックが ｛Ａ，Ｂ｝として出力され、スワップ回路１８から２つのブランチメトリックが｛Ｃ，Ｄ｝として出力されると、４：２ＣＯＭＰＲＥＳＳＯＲ３９では、パスメトリック｛Ａ｝とブランチメトリック｛Ｃ｝とパスメトリック｛Ｂ｝の反転｛￣Ｂ｝とブランチメトリック｛Ｄ｝の反転｛￣Ｄ｝を入力し、ＡＬＵ２９では、セレクタ３４、３５を介して、４：２ＣＯＭＰＲＥＳＳＯＲ３９の２つの出力を入力して加算する。ただし、このとき｛Ｂ｝および｛Ｄ｝の２の補数を実現するために、４：２ＣＯＭＰＲＥＳＳＯＲ３９と、ＡＬＵ２９の最下位のキャリー入力に“１”を入力する。その結果｛Ａ＋Ｃ−（Ｂ＋Ｄ）｝が得られ、そのＭＳＢを出力する。加算器２２では、パスメトリック｛Ａ｝とブランチメトリック｛Ｃ｝を入力し加算結果｛Ａ＋Ｃ｝を出力し、加算器２３では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｄ｝を入力し加算結果｛Ｂ＋Ｄ｝を出力する。
【００７８】
一方、４：２ＣＯＭＰＲＥＳＳＯＲ４０では、パスメトリック｛Ａ｝とブランチメトリック｛Ｄ｝とパスメトリック｛Ｂ｝のの反転｛￣Ｂ｝とブランチメトリック｛Ｃ｝の反転｛￣Ｃ｝を入力し、比較器２６は、４：２ＣＯＭＰＲＥＳＳＯＲ３９の２つの出力を入力して加算する。ただし、このとき｛Ｂ｝および｛Ｃ｝の２の補数を実現するために、４：２ＣＯＭＰＲＥＳＳＯＲ４０と、比較器２６の最下位のキャリー入力に“１”を入力する。その結果｛Ａ＋Ｄ−（Ｂ＋Ｃ）｝が得られ、そのＭＳＢを出力する。加算器２７では、パスメトリック｛Ａ｝とブランチメトリック｛Ｄ｝を入力し、加算結果｛Ａ＋Ｄ｝を出力し、加算器２８では、パスメトリック｛Ｂ｝とブランチメトリック｛Ｃ｝を入力し、加算結果｛Ｂ＋Ｃ｝を出力する。
【００７９】
以上の構成および動作により、入力レジスタ１６および入力レジスタ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝｛ＢＭ１，ＢＭ０｝とすると、図１２に示す旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ０とノードＮ１から、ノードＮ’０およびノードＮ’４に遷移する時のＡＣＳ演算が実現できる。
【００８０】
また、入力レジスタ１６および入力レジスタ１７の２つのパスメトリック｛Ａ，Ｂ｝＝｛ＰＭ１，ＰＭ０｝とし、スワップ回路１８の出力｛Ｃ，Ｄ｝＝｛ＢＭ０，ＢＭ１｝とすると、図１２に示す旧ステート（Ｏｌｄ Ｓｔａｔｅ ）のノードＮ０とノードＮ１から、ノードＮ’０およびノードＮ’４に遷移する時のＡＣＳ演算が実現できる。したがって、２つのパスメトリックの更新がＤＳＰによるパイプライン動作により１マシンサイクルで実現できる。
【００８１】
このようにして、本実施の形態によれば、ＡＣＳ演算を行う比較手段に４：２ＣＯＭＰＲＥＳＳＯＲを適用することによって、２つの加算器で構成した場合より高速に演算することが可能なため、より高速な演算を実現することができる。なお、例では拘束長Ｋ＝４、符号化率１／２で、旧ステートのノードＮ０、ノードＮ１、ノードＮ６、ノードＮ７を用いて説明を行ったが、ノードＮ２、ノードＮ３、ノードＮ４、ノードＮ５でも上記関係が成り立ち、さらに上記以外の拘束長Ｋと符号化率の組み合わせでも成り立つため、同様に実施可能である。また、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００８２】
（実施の形態９）
図１７は実施の形態９における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態８（図１５）の演算処理装置と異なるところは、加算手段として倍精度加算器を用い、しかも少なくとも一方は倍精度ＡＵで兼用している点であり、それ以外の構成および動作は実施の形態８とまったく同じである。
【００８３】
図１７において、４１は入力レジスタ１６とバス４から倍精度形式のデータを入力し、倍精度算術演算を行う倍精度ＡＵ、４２は入力レジスタ１７とバス４から倍精度形式のデータを入力し、倍精度加算演算を行う倍精度加算器であり、倍精度ＡＵ４１の出力は選択手段８とバス１３に出力し、倍精度加算器４２の出力は選択手段１２に出力する。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００８４】
本実施の形態においてＡＣＳ演算を行うときは、倍精度ＡＵ４１は、入力レジスタ１６から２つのパスメトリックを倍精度形式で｛Ａ，Ｂ｝として入力し、スワップ回路１８からバス４を介して、２つのブランチメトリックを倍精度形式で｛Ｃ，Ｄ｝として入力する。この時、倍精度ＡＵ４１は倍精度の加算を行うが、図１８に示すように、単精度のＭＳＢのビット位置から次段へのキャリーは強制的にゼロにする。これにより、２つのパスメトリックとブランチメトリックの加算｛Ａ＋Ｃ，Ｂ＋Ｄ｝が同時に並列演算することができる。
【００８５】
一方、倍精度加算器４２は、入力レジスタ１７から２つのパスメトリックを倍精度形式で｛Ａ，Ｂ｝として入力し、スワップ回路１８からバス４を介して、２つのブランチメトリックを倍精度形式で｛Ｄ，Ｃ｝として入力する。倍精度加算器４２も、倍精度ＡＵ４１と同様に単精度のＭＳＢのビット位置から次段へのキャリーは強制的にゼロにして、２つのパスメトリックとブランチメトリックの加算｛Ａ＋Ｄ，Ｂ＋Ｃ｝を同時に並列演算する。
【００８６】
このようにして、本実施の形態によれば、ＡＣＳ演算を行う加算手段に倍精度ＡＵ４１を用い、ＡＣＳ演算時には単精度のＭＳＢのビット位置から次段へのキャリーを強制的にゼロにし、それ以外の倍精度算術演算では、キャリーを伝播させる制御を付加することで、例えば積和演算時の倍精度累積加算器と兼用することが可能で、演算処理装置をＬＳＩ化する場合に、そのチップ面積を一段と削減してコストを低減することができる。なお、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００８７】
（実施の形態１０）
図１９は実施の形態１０における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態９（図１７）の演算処理装置と異なるところは、比較結果を格納する記憶手段としてシフトレジスタを用いている点であり、それ以外の構成および動作は実施の形態９とまったく同じである。
【００８８】
図１９において、４３はＡＬＵ２９の演算結果のＭＳＢを入力とするシフトレジスタ、４４は比較器２６の演算結果のＭＳＢを入力とするシフトレジスタであり、シフトレジスタ４３，４４は、両者ともバス２にデータを出力することができる。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００８９】
本実施の形態においてＡＣＳ演算を行うときは、ＡＬＵ２９による比較結果のＭＳＢをシフトレジスタ４３に随時シフトインし、比較器２６による比較結果のＭＳＢをシフトレジスタ４４に随時シフトインすることで、パスセレクト信号 （２つのパスのうちどちらを選んだかを示す信号で、ＡＣＳ演算終了後トレースバックするときに使用する）を格納することができる。また、本シフトレジスタ４３，４４のビット幅が、例えば単精度データ幅である場合には、単精度のビット数回ＡＣＳ演算を行うと、シフトレジスタ４３，４４の値をバス２を介して、４バンクからなるＲＡＭ１４にパスセレクト信号を格納する必要がある。
【００９０】
このようにして、本実施の形態によれば、ＡＣＳ演算を行う比較結果を格納する記憶手段にシフトレジスタ４３，４４を用いることで、例えば除算系のシフトレジスタを使用する演算命令と兼用することが可能で、演算処理装置をＬＳＩ化する場合に、そのチップ面積を一段と削減してコストを低減することができる。なお、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００９１】
（実施の形態１１）
図２０は実施の形態１１における演算処理装置の構成を示すものである。本実施の形態の演算処理装置が、実施の形態１０（図１９）の演算処理装置と異なるところは、入力レジスタ１７がバス２から常にパスメトリックデータをスワップして入力して、４：２ＣＯＭＰＲＥＳＳＯＲ４０にはスワップ回路１８からのブランチメトリックデータをスワップしないでそのまま入力し、比較器２６の比較結果のネゲート値がシフトレジスタ４４にシフトインする点であり、それ以外の構成および動作は実施の形態１０とまったく同じである。本実施の形態の演算処理装置は、図１０に示すパイプライン構造の演算処理に適している。
【００９２】
本実施の形態においてＡＣＳ演算を行うときは、２つのパスメトリック｛Ａ，Ｂ｝が入力レジスタ１６にはそのまま｛Ａ，Ｂ｝として入力されるが、入力レジスタ１７には、常にスワップした状態｛Ｂ，Ａ｝として入力される。その後、 ４：２ＣＯＭＰＲＥＳＳＯＲ４０では、スワップ回路１８から２つのブランチメトリックが｛Ｃ｝と｛￣Ｄ｝として、入力レジスタ１７から２つのパスメトリックが｛Ｂ｝と｛￣Ａ｝として入力され、比較器２６では、４：２ＣＯＭＰＲＥＳＳＯＲ４０の２つの出力を入力して加算し、｛Ａ＋Ｄ−Ｂ−Ｃ｝を計算する。一方、倍精度加算器４２は、スワップ回路１８から２つのブランチメトリックを ｛Ｃ，Ｄ｝として、入力レジスタから２つのパスメトリックが｛Ｂ，Ａ｝として入力され、｛Ｂ＋Ｃ｝と｛Ａ＋Ｄ｝を同時に並列演算し、選択手段１２に｛Ｂ＋Ｃ，Ａ＋Ｄ｝の形式で出力する。比較器２６は、比較結果のＭＳＢを選択手段１２に、比較結果のネゲート値のＭＳＢをシフトレジスタ４４に出力する。
【００９３】
このようにして、本実施の形態によれば、２つのパスメトリックを格納する入力レジスタの一方をスワップして入力することで、演算実行（ＥＸ）ステージで４：２ＣＯＭＰＲＥＳＳＯＲ４０と倍精度加算器４２の入力でのスワップがなくなり、より高速なＡＣＳ演算を行うことが可能となる。なお、パスメトリックを格納する手段としてデュアルポートＲＡＭを用いても同様に実施可能である。
【００９４】
（実施の形態１２）
図２１は実施の形態１２における移動局装置の構成を示すものである。図２１において、本実施の形態における移動局装置４５は、送受信共用のアンテナ部４６と、受信部４８及び送信部４９から成る無線部４７と、信号の変調及び復調と符号化及び復号化とを行うベースバンド信号処理部５０と、音声を放音するスピーカ５８と、音声を入力するマイク５９と、送受信するデータを外部装置との間で入出力するデータ入出力部６０と、動作状態を表示する表示部６１と、テンキーなどの操作部６２と、アンテナ部４６、無線部４７、ベースバンド信号処理部５０、表示部６１及び操作部６２などを制御する制御部６３とを備えている。
【００９５】
また、ベースバンド信号処理部５０は、受信信号を復調する復調部５１と、送信信号を変調する変調部５２と、１チップのＤＳＰ５３とで構成され、ＤＳＰ５３は、第１から第１１の実施の形態の演算処理装置から成るビタビ復号部５５と、送信信号を畳み込み符号化する畳み込み符号化部５６と、音声信号の符復号化を行う音声コーデック部５７と、送受信のタイミングを計って受信信号を復調部５１からビタビ復号部５５に、送信信号を畳み込み符号化部５６から変調部５２に送るタイミング制御部５４とを、それぞれソフトウェアで形成している。
【００９６】
この移動局装置４５の制御部６３は、移動局装置４５全体の動作を制御し、例えば、操作部６２から入力した信号を表示部６１に表示したり、操作部６２から入力した信号を受けて、発着呼の動作を行うための制御信号を、通信シーケンスに従って、アンテナ部４６と、無線部４７及びベースバンド信号処理部５０などに出力する。
【００９７】
移動局装置４５から音声が送信される場合には、マイク５９から入力した音声信号がＡＤ変換され（図示なし）、ＤＳＰ５３の音声コーデック部５７で符号化され、その符号化データが畳み込み符号化部５６に入力する。また、データが送信される場合には、外部から入力したデータがデータ入出力部６０を介して畳み込み符号化部５６に入力する。畳み込み符号化部５６は、入力したデータを畳み込み符号化し、タイミング制御部５４に出力する。タイミング制御部５４は、入力したデータの並び替えや送信出力タイミングの調整を行って、変調部５２に出力する。変調部５２に入力したデータは、ディジタル変調され、ＤＡ変換されて（ 図示なし） 、無線部４７の送信部４９に出力される。送信部４９は、これを無線信号に変換してアンテナ部４６に送り、アンテナから電波として送信される。
【００９８】
一方、受信時には、アンテナ部４６で受信された電波が、無線部４７の受信部４８で受信され、ＡＤ変換されて、ベースバンド信号処理部５０の復調部５１に出力される。復調部５１で復調されたデータは、タイミング制御部５４でデータの並び替え等が行われた後、ビタビ復号部５５に入力し、ここで復号される。ビタビ復号部５５で復号されたデータは、音声通信時には、音声コーデック部５７で音声復号化され、ＤＡ変換された後、スピーカ５８から音声として出力される。また、データ通信時には、ビタビ復号部５５で復号されたデータは、データ入出力部６０を介して外部に出力される。
【００９９】
このようにして、本実施の形態による移動局装置４５は、ビタビ復号部５５、畳み込み符号化部５６、音声コーデック部５７及びタイミング制御部５４の各部を１チップのＤＳＰ５３のソフトウェアで形成しているため、少ない部品点数で組み立てることができる。また、このビタビ復号部５５を第１から第１１の実施の形態の演算処理装置形成しているため、ＤＳＰ５３によるパイプライン処理で１マシンサイクルに２つのパスメトリックの更新が実現でき、これにより高速に比較的少ない処理量でＤＳＰ５３によるビタビ復号のＡＣＳ演算が実現できる。
【０１００】
なお、ここでは、復調部５１及び変調部５２をＤＳＰ５３と区別して示しているが、それらをＤＳＰ５３のソフトウェアで構成することも可能である。また、ＤＳＰとして、第６の実施の形態のＤＳＰを使用し、畳み込み符号化部５６、音声コーデック部５７及びタイミング制御部５４をそれぞれ別の部品で構成することも可能である。
【０１０１】
（実施の形態１３）
図２２は実施の形態１３における移動局装置の構成を示すものである。本実施の形態の移動局装置４５Ａが、実施の形態１２（図２６）の移動局装置４５と異なるところは、変調部５２Ａに拡散部６５を設け、また、復調部５１Ａに逆拡散部６４を設けたＣＤＭＡ通信方式のベースバンド信号処理部５０Ａとした点であり、それ以外の構成及び動作は実施の形態１２と多くの点で類似している。なおＣＤＭＡ通信の場合、タイミング制御部５４に、遅延プルファイル等（図示な し）から選択された複数のフィンガを合わせ込むＲＡＫＥ受信部が含まれることもある。
【０１０２】
このように、本実施の形態における移動局装置４５Ａは、復調部５１Ａに逆拡散部６４を、また、変調部５２Ａに拡散部６５を設けることで、ＣＤＭＡ通信に適用することができる。
【０１０３】
（実施の形態１４）
図２３は実施の形態１４における基地局装置の構成を示すものであり、図２１に示したものと同様な機能を有する構成要素には同様な符号を付してある。図２３において、本実施の形態における基地局装置６８は、受信用のアンテナ６６及び送信用のアンテナ６７から成るアンテナ部４６と、受信部４８及び送信部４９から成る無線部４７と、信号の変調及び復調と符号化及び復号化とを行うベースバンド信号処理部６９と、送受信するデータを有線回線との間で入出力するデータ入出力部６０と、アンテナ部４６、無線部４７、ベースバンド信号処理部６９などを制御する制御部６３とを備えている。
【０１０４】
また、ベースバンド信号処理部６９は、受信信号を復調する復調部５１と、送信信号を変調する変調部５２と、１チップのＤＳＰ５３Ａとで構成され、ＤＳＰ５３Ａは、第１から第１１の実施の形態の演算処理装置から成るビタビ復号部５５と、送信信号を畳み込み符号化する畳み込み符号化部５６と、送受信のタイミングを計って受信信号を復調部５１からビタビ復号部５５に、送信信号を畳み込み符号化部５６から変調部５２に送るタイミング制御部５４とを、それぞれソフトウェアで形成している。
【０１０５】
この基地局装置６８の制御部６３は、基地局装置６８の制御の下に送信・受信の動作が行われ、有線回線から入力したデータがデータ入出力部６０を介して畳み込み符号化部５６に入力する。畳み込み符号化部５６は、入力したデータを畳み込み符号化し、タイミング制御部５４に出力する。タイミング制御部５４は、入力したデータの並び替えや送信出力タイミングの調整を行って、変調部５２に出力する。変調部５２に入力したデータは、ディジタル変調され、ＤＡ変換されて（ 図示なし） 、無線部４７の送信部４９に出力される。送信部４９は、これを無線信号に変換してアンテナ部４６に送り、アンテナから電波として送信される。
【０１０６】
一方、受信時には、アンテナ部４６で受信された電波が、無線部４７の受信部４８で受信され、ＡＤ変換されて、ベースバンド信号処理部６９の復調部５１に出力される。復調部５１で復調されたデータは、タイミング制御部５４でデータの並び替え等が行われた後、ビタビ復号部５５に入力し、ここで復号される。ビタビ復号部５５で復号されたデータは、データ入出力部６０を介して有線回線に出力される。
【０１０７】
このように、本実施の形態における基地局装置６８は、ビタビ復号部５５、畳み込み符号化部５６、及びタイミング制御部５４の各部を１チップのＤＳＰ５３Ａのソフトウェアで形成しているため、少ない部品点数で組み立てることができる。また、このビタビ復号部５５を第１から第１１の実施の形態の演算処理装置形成しているため、ＤＳＰ５３Ａによるパイプライン処理で１マシンサイクルに２つのパスメトリックの更新が実現でき、これにより高速に比較的少ない処理量でＤＳＰ５３Ａによるビタビ復号のＡＣＳ演算が実現できる。
【０１０８】
なお、ここでは、復調部５１及び変調部５２をＤＳＰ５３Ａと区別して示しているが、それらをＤＳＰ５３Ａのソフトウェアで構成することも可能である。また、ＤＳＰ５３Ａとして、第６の実施の形態のＤＳＰを使用し、畳み込み符号化部５６、音声コーデック部５７及びタイミング制御部５４をそれぞれ別の部品で構成することも可能である。
【０１０９】
（実施の形態１５）
図２４は実施の形態１５における基地局装置の構成を示すものである。本実施の形態の基地局装置６８Ａが、実施の形態１４（図２４）の基地局装置６８と異なるところは、変調部５２Ａに拡散部６５を設け、また、復調部５１Ａに逆拡散部６４を設けたＣＤＭＡ通信方式のベースバンド信号処理部６９Ａとした点であり、それ以外の構成及び動作は実施の形態１２と多くの点で類似している。なお、ＣＤＭＡ通信の場合、タイミング制御部５４に、遅延プルファイル等（図示なし）から選択された複数のフィンガを合わせ込むＲＡＫＥ受信部が含まれることもある。
【０１１０】
このように、本実施の形態による基地局装置６８Ａは、復調部５１Ａに逆拡散部６４を、また、変調部５２Ａに拡散部６５を設けることで、ＣＤＭＡ通信に適用することができる。
【０１１１】
【発明の効果】
以上のように、本発明によれば、第１の記憶手段から読み出されたパスメトリックと第２の記憶手段から読み出されたブランチメトリックに対してビタビ復号の演算処理を実行して２つの新たなパスメトリックを生成するＡＣＳ演算手段と、前記ＡＣＳ演算手段にて生成された２つの新たなパスメトリックを有してなる倍精度データを前記第１の記憶手段に転送する転送手段と、を具備する構成をとるので、ＤＳＰによるパイプライン処理で１マシンサイクルに２つのパスメトリックの更新が実現でき、これにより高速に比較的少ない処理量でＤＳＰによるビタビ復号のＡＣＳ演算が実現でき、携帯端末の小型化・軽量化・低価格化・バッテリーの長寿命化が可能になるという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における演算処理装置の構成を示すブロック図
【図２】符号化率１／２の畳み込み符号器の例を示すブロック図
【図３】拘束長Ｋ＝４時のバタフライ構造を示す模式図
【図４】本発明の実施の形態２における演算処理装置の構成を示すブロック図
【図５】本発明の実施の形態２における演算処理装置のパイプライン動作を説明するタイミング図
【図６】本発明の実施の形態２における４バンクのＲＡＭ１４のメモリアクセスの動作例を示す模式図
【図７】本発明の実施の形態３における演算処理装置の構成を示すブロック図
【図８】本発明の実施の形態３におけるデュアルポートＲＡＭ１５のメモリアクセスの動作例を示す模式図
【図９】本発明の実施の形態４における演算処理装置の構成を示すブロック図
【図１０】本発明の実施の形態４における演算処理装置のパイプライン動作を説明するタイミング図
【図１１】本発明の実施の形態５における演算処理装置の構成を示すブロック図
【図１２】ノードＮ０，Ｎ１からノードＮ’０，Ｎ’４へのＡＣＳ演算とノードＮ６，Ｎ７からノードＮ’３，Ｎ’７へのＡＣＳ演算の比較例を示す一覧図
【図１３】本発明の実施の形態６における演算処理装置の構成を示すブロック図
【図１４】本発明の実施の形態７における演算処理装置の構成を示すブロック図
【図１５】本発明の実施の形態８における演算処理装置の構成を示すブロック図
【図１６】本発明の実施の形態８における４：２ＣＯＭＰＲＥＳＳＯＲの入出力図
【図１７】本発明の実施の形態９における演算処理装置の構成を示すブロック図
【図１８】倍精度ＡＵのキャリー制御を説明するための図
【図１９】本発明の実施の形態１０における演算処理装置の構成を示すブロック図
【図２０】本発明の実施の形態１１における演算処理装置の構成を示すブロック図
【図２１】本発明の実施の形態１２における移動局装置の構成を示すブロック図
【図２２】本発明の実施の形態１３における移動局装置の構成を示すブロック図
【図２３】本発明の実施の形態１４における基地局装置の構成を示すブロック図
【図２４】本発明の実施の形態１５における基地局装置の構成を示すブロック図
【図２５】ビタビ復号における畳み込み符号器の状態遷移のパスを示す状態遷移図（トレリス線図）
【図２６】トレリス線図のバタフライ構造を示す模式図
【図２７】畳み込み符号器による生成符号例を示す模式図
【図２８】チャネル・コーディング（Ｃｈａｎｎｅｌ Ｃｏｄｉｎｇ）向けビタビ演算例を示すプログラム図
【図２９】ポインタ制御とパスメトリックの格納例を示す模式図
【符号の説明】
１ パスメトリックを格納する記憶手段
２ バス
３ ブランチメトリックを格納する記憶手段
４ バス
５ 比較手段
６ 加算手段
７ 比較結果を格納する記憶手段
８ 選択手段
９ 比較手段
１０ 加算手段
１１ 比較結果を格納する記憶手段
１２ 選択手段
１３ バス
１４ ４バンクからなるＲＡＭ
１５ デュアルポートＲＡＭ
１６ 入力レジスタ
１７ 入力レジスタ
１８ スワップ回路
１９ 加算器
２０ 加算器
２１ 比較器
２２ 加算器
２３ 加算器
２４ 加算器
２５ 加算器
２６ 比較器
２７ 加算器
２８ 加算器
２９ ＡＬＵ
３０ 入力レジスタ
３１ 入力レジスタ
３２ バス
３３ バス
３４ セレクタ
３５ セレクタ
３６ レジスタファイル
３７ バス
３８ バス
３９ ４：２ＣＯＭＰＲＥＳＳＯＲ
４０ ４：２ＣＯＭＰＲＥＳＳＯＲ
４１ 倍精度ＡＵ
４２ 倍精度加算器
４３ シフトレジスタ
４４ シフトレジスタ
４５ 移動局装置
４６ アンテナ部
４７ 無線部
４８ 受信部
４９ 送信部
５０ ベースバンド信号処理部
５１ 復調部
５２ 変調部
５３ ＤＳＰ
５４ タイミング制御部
５５ ビタビ復号部
５６ 畳み込み符号
５７ 音声コーデック部
５８ スピーカ
５９ マイク
６０ データ入出力装置
６１ 表示部
６２ 操作部
６３ 制御部
６４ 逆拡散部
６５ 拡散部
６６ 受信アンテナ
６７ 送信アンテナ
６８ 基地局装置
６９ ベースバンド信号処理部
Claims (11)
- 第１の記憶手段から読み出されたパスメトリックと第２の記憶手段から読み出されたブランチメトリックに対してビタビ復号の演算処理を実行して２つの新たなパスメトリックを生成するＡＣＳ演算手段と、
前記ＡＣＳ演算手段にて生成された２つの新たなパスメトリックを有してなる倍精度データを前記第１の記憶手段に転送する転送手段と、
を具備することを特徴とするディジタル信号処理プロセッサ。 - メトリックの読み出し処理とビタビ復号のＡＣＳ演算処理とをパイプライン構造の演算処理により実行するディジタル信号処理プロセッサであって、
パスメトリックを記憶する第１の記憶手段と、
ブランチメトリックを記憶する第２の記憶手段と、
前記第１及び第２の記憶手段から読み出されたメトリックに対してビタビ復号のＡＣＳ演算処理を実行して２つの新たなパスメトリックを生成するＡＣＳ演算手段と、
前記ＡＣＳ演算手段にて生成された２つのパスメトリックを有してなる倍精度データを前記第１の記憶手段に転送する転送手段と、
を具備することを特徴とするディジタル信号処理プロセッサ。 - 前記第１の記憶手段は、それぞれが１つのパスメトリックを格納する複数の記憶領域を有し、アドレスが隣接する２つの記憶領域からパスメトリックを読み出して前記ＡＣＳ演算手段に出力し、アドレスが離間した２つの記憶領域に前記転送手段から転送された２つのパスメトリックを１つずつ書き込むことを特徴とする請求項１又は請求項２に記載のディジタル信号処理プロセッサ。
- 前記第１の記憶手段は、アドレスが隣接する２つの記憶領域からの読み出し及びアドレスが離間する２つの記憶領域への書き込みを順次繰り返し、記憶領域に格納されている全てのパスメトリックに対して前記読み出し／書き込みを行った後、再び前記読み出し／書き込みを順次繰り返すことを特徴とする請求項３に記載のディジタル信号処理プロセッサ。
- 前記第１の記憶手段は、２Ｋ−１個（Ｋは拘束長）の記憶領域に１つずつパスメトリックをステートの並びに格納して旧ステート２Ｎ（Ｎ＝０，１，・・・２Ｋ−２−１）と旧ステート２Ｎ＋１とにおけるパスメトリックを読み出して前記ＡＣＳ演算手段に出力し、
前記ＡＣＳ演算手段は、旧ステート２Ｎと旧ステート２Ｎ＋１とにおけるパスメトリックを用いて新ステートＮと新ステートＮ＋２Ｋ−２とにおけるパスメトリックを生成し、
前記転送手段は、新ステートＮと新ステートＮ＋２Ｋ−２とにおけるパスメトリックを有してなる倍精度データを前記第１の記憶手段に転送し、
前記第１の記憶手段は、２Ｋ−２単位だけ離れた２つの記憶領域に前記転送手段から転送された２つのパスメトリックを１つずつ書き込むことを特徴とする請求項１又は請求項２に記載のディジタル信号処理プロセッサ。 - 旧ステート２Ｎ（Ｎ＝０、１、、、２Ｋ−２−１、Ｋは拘束長）と旧ステート２Ｎ＋１とにおけるパスメトリックを用いて新ステートＮと新ステートＮ＋２Ｋ−２とにおけるパスメトリックを生成するビタビアルゴリズムを実行するディジタル信号処理プロセッサであって、
２つのパスメトリックのうちの１つと２つのブランチメトリックのうちの１つとを加算して得られる４通りのデータである第１、第２、第３、第４の加算データのうちの前記第１の加算データと前記第２の加算データとを比較する第１の比較手段と、
前記第１の比較手段と並列に動作し、前記第３の加算データと前記第４の加算データとを比較する第２の比較手段と、
前記第１の比較手段の結果に基づいて前記第１の加算データと前記第２の加算データとのいずれかを選択して、選択結果を新たなパスメトリックとして出力する第１の選択手段と、
前記第２の比較手段の結果に基づいて前記第３の加算データと前記第４の加算データとのいずれかを選択して、選択結果を新たなパスメトリックとして出力する第２の選択手段と、
前記第１の選択手段及び前記第２の選択手段から出力された２つのパスメトリックを有してなる倍精度データを記憶手段に転送する転送手段とを具備し、
前記記憶手段は、それぞれがパスメトリックを保持する複数の記憶領域を有し、少なくとも１つの記憶領域を離間した２つの記憶領域に新ステートＮにおけるパスメトリックと新ステートＮ＋２Ｋ−２におけるパスメトリックとを書き込むことを特徴とするディジタル信号処理プロセッサ。 - 前記記憶手段は、２Ｋ−１個の記憶領域に１つずつパスメトリックをステートの並びに格納し、２Ｋ−２単位だけ離れた２つの記憶領域に前記転送手段から転送された２つのパスメトリックを１つずつ書き込むことを特徴とする請求項６に記載のディジタル信号処理プロセッサ。
- 受信信号の復号化を実行する請求項１から請求項７のいずれかに記載のディジタル信号処理プロセッサを具備することを特徴とする移動局装置。
- 受信信号の復号化を実行する請求項１から請求項７のいずれかに記載のディジタル信号処理プロセッサを具備し、ＣＤＭＡ通信方式の変調及び復調を行うことを特徴とするＣＤＭＡ移動局装置。
- 受信信号の復号化を実行する請求項１から請求項７のいずれかに記載のディジタル信号処理プロセッサを具備することを特徴とする基地局装置。
- 受信信号の復号化を実行する請求項１からから請求項７のいずれかに記載のディジタル信号処理プロセッサを具備し、ＣＤＭＡ通信方式の変調及び復調を行うことを特徴とするＣＤＭＡ基地局装置。
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