JP2001024526A

JP2001024526A - ビタビ復号装置

Info

Publication number: JP2001024526A
Application number: JP11193695A
Authority: JP
Inventors: Takashi Ando; 毅史安藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-07-07
Filing date: 1999-07-07
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】拘束長の増大や、復号ビット数の増加に対
し、高速なＡＣＳ演算を可能にするパラレル構成のＡＣ
Ｓ演算装置において、パスメトリックの累積によるオ−
バ−フロ−の問題を防止する正規化回路を有しながら、
高集積化、低消費電力化による特性・性能の向上を実現
するビタビ復号装置を提供する。【解決手段】本発明のビタビ復号装置は、パラレルＡ
ＣＳ演算装置においてＡＣＳ演算をする過程で、パスメ
トリック記憶装置４０から最尤パスメトリックを検出す
る最尤パスメトリック検出装置５０と、その最尤パスメ
トリックを制御に従い、保持及びリセットする最尤パス
メトリック記憶装置６０を具備する。ブランチメトリッ
ク演算装置１０、最尤パスメトリック記憶装置６０、並
びに減算装置７０は、パラレルＡＣＳ演算装置の外部に
具備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信システ
ムなどにおいて、伝送路で生ずる誤りを訂正するのに用
いて好適な、畳み込み符号化された信号系列を最尤復号
するビタビ復号装置に関する。

【０００２】

【従来の技術】従来、特開平７−６６７３６号公報に開
示されているように、移動通信システムにおいては、伝
送路で発生する誤り訂正が不可欠である。誤り訂正を行
うための符号化方式として、畳み込み符号化方式がよく
知られている。その復号方式にビタビアルゴリズムに基
づくビタビ（Viterbi）復号方式がある。ビタビ復号方
式は、ランダム誤りに対する訂正能力が高く、特に高速
フェ−ディング環境下において威力を発揮すると共に、
軟判定を組み合わせ、より高い訂正能力を得ることがで
きるという特徴を有する。

【０００３】ビタビ復号装置は、送信側符号器で生成さ
れる符号系列の中から受信された符号系列とのユ−クリ
ッド距離が最も小さい系列（最も尤度の高い系列）を選
択するという最尤復号を行う復号装置である。ビタビ復
号装置の実際の演算処理としては、情報１ビットに対す
る符号化デ−タ系列（系列長は符号化率による）を得る
毎に、ブランチメトリック（計量）を計算し、畳み込み
符号器の拘束長に従うところの状態数分の記憶（パスメ
トリック）を累積更新する。それぞれの状態において、
パスメトリックが最小となるようにパスの選択を繰り返
し、最終的に生き残る最尤パスをたどることにより、情
報ビット系列が復号される。拘束長の増大と共にＡＣＳ
（Add Compare Select）演算における状態数は、指数的
に増大し、演算処理時間も状態数に比例し増大する。

【０００４】演算処理時間短縮のための装置構成は、複
数のＡＣＳ演算装置を並列に動作させる構成とするのが
一般的である。例えば、特開平８−３４０２６２号公報
には、パラレル構成のＡＣＳ演算の中間結果であるパス
メトリックメモリの読み出し書き込みを時分割にかつ並
列動作制御することによって、効率的に行わせ、拘束長
の増大に対応しながら拘束動作を可能とする装置が提案
されている。

【０００５】また、ビタビ復号装置におけるパスメトリ
ックには、誤り訂正を施す分だけメトリックが累積され
ていくことになるが、復号対象の情報ビット数中に誤り
が多い場合には、パスメトリック記憶のビット数は有限
のため、そのオ−バ−フロ−対策が不可欠になる。オ−
バ−フロ−を防ぐための処理は一般的にパスメトリック
の正規化処理と呼ばれる。特開平７−６６７３６号公報
には、パスメトリックの最小値検出演算が受信信号１シ
ンボル分以上の遅延をした場合でも許容できる正規化方
式及びその装置が提案されている。

【０００６】

【発明が解決しようとする課題】ところで、従来技術で
は、ビタビ復号装置におけるパスメトリックのオ−バ−
フロ−対策が各ＡＣＳ演算装置内部に設けられている。
そこで、複数のＡＣＳ演算装置を完全に並列化する構成
をとることによって高速化を実現しようとすると、パス
メトリックの正規化回路が並列化分だけ必要となるた
め、ハ−ドウェアの回路規模が増大するという課題を生
ずる。さらに、ＬＳＩやゲ−トアレイなどで集積化させ
る場合、接続配線数や配線リソ−スの制限等の問題が生
じ、複数のＡＣＳ演算装置を完全に並列化する構成の実
現は困難であるという課題がある。

【０００７】本発明は上述する課題を解決するもので、
拘束長の増大や、復号ビット数の増加に対し、高速なＡ
ＣＳ演算を可能にするパラレル構成のＡＣＳ演算装置に
おいて、パスメトリックの累積によるオ−バ−フロ−の
問題を防止する正規化回路を有しつつ、高集積化、低消
費電力化による特性・性能の向上を実現するビタビ復号
装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決する請求
項１のビタビ復号装置は、複数状態のＡＣＳ演算を並列
に行うパラレルＡＣＳ演算装置と、該パラレルＡＣＳ演
算手段の演算する複数状態のパスメトリックの正規化を
直列に行うパスメトリック正規化装置とを具備する構成
とするとよい。

【０００９】このように構成された装置において、パラ
レルＡＣＳ演算装置を構成する、複数のＡＣＳ演算装置
３０、複数のパスメトリック記憶装置４０、複数のブラ
ンチメトリック記憶装置２０、並びにパスメモリ記憶装
置８０は、それぞれ並列に動作する。パスメトリック正
規化装置を構成する、最尤パスメトリック検出装置５
０、最尤パスメトリック記憶装置６０、及びブランチメ
トリック計算装置１０が、ＡＣＳ演算の並列動作と所定
のタイミングで連動することにより、ＡＣＳ演算のパイ
プライン処理による高速動作を可能にする。最尤パスメ
トリック検出装置５０は、ＡＣＳ演算をする過程で、パ
スメトリック記憶装置４０から最尤パスメトリックを検
出する。最尤パスメトリック記憶装置６０は、最尤パス
メトリックを制御に従い、保持、リセットする。減算装
置７０は、ブランチメトリック計算装置１０と最尤パス
メトリック記憶装置６０との出力値について減算をす
る。

【００１０】好ましくは、請求項２に記載のように、パ
スメトリック正規化手段は、パラレルＡＣＳ演算装置の
演算する複数状態のパスメトリックから最尤パスメトリ
ックを検出する最尤パスメトリック検出装置５０と、該
最尤パスメトリックを保持及びリセット可能な最尤パス
メトリック記憶装置６０と、ブランチメトリックから最
尤パスメトリックを減算する減算装置７０とを備える構
成とするとよい。

【００１１】好ましくは、請求項３に記載のように、パ
ラレルＡＣＳ演算装置は、ブランチメトリックを記憶す
るブランチメトリック記憶装置２０と、ブランチメトリ
ック記憶装置２０に記憶されたブランチメトリックと、
パスメトリック記憶装置４０に記憶されたパスメトリッ
クとを入力して、加算、比較、選択によって選択パスの
情報と中間結果としてのパスメトリックを出力するＡＣ
Ｓ演算装置３０と、該中間結果としてのパスメトリック
を記憶する該パスメトリック記憶装置４０とを具備する
構成とするとよい。

【００１２】好ましくは、請求項４に記載のように、パ
ラレルＡＣＳ演算装置は、最尤パスメトリックを求める
演算に要する時間間隔に従い、ＡＣＳ演算装置３０の停
止及び、開始を制御する動作制御手段１０６と、パスメ
トリック記憶装置４０の読み出し、及び書き込みを制御
する動作制御手段１０２と、ブランチメトリック記憶装
置２０の読み出し、及び書き込みを制御する動作制御手
段１０４とを備える構成とするとよい。

【００１３】好ましくは、請求項５に記載のように、複
数のパラレルＡＣＳ演算装置が設けられたビタビ復号装
置であって、前記パラレルＡＣＳ演算装置の個別のＡＣ
Ｓ演算装置３０を並列動作制御する手段１０６と、複数
状態のパスメトリックを読み出し、及び書き込み制御す
る手段１０２と、複数パタ−ンのブランチメトリックを
読み出し、及び書き込み制御する手段１０４とを備える
構成とするとよい。

【００１４】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。以下の実施の形態では、図４に示す
ような拘束長Ｋ＝９、符号化率Ｒ＝１／３の畳み込み符
号器により符号化された信号系列に対応するビタビ復号
装置を例にとって説明する。

【００１５】図１は本発明の一実施の形態に係るビタビ
復号装置の全体の構成図である。図示のビタビ復号装置
は、復号前デ−タ系列（以下、受信系列と略する）を入
力する入力端子１１と、受信系列を受け、ブランチメト
リックを計算し、正規化するブランチメトリック計算装
置１０を有している。パラレルＡＣＳ演算装置は、正規
化したブランチメトリックを記憶するブランチメトリッ
ク記憶装置２０、ＡＣＳ演算装置３０、ＡＣＳ演算装置
３０の中間結果が逐次的に更新されるパスメトリック記
憶装置４０、並びにＡＣＳ演算装置３０からの選択パス
情報を記憶するパスメモリ記憶装置８０を有している。
ＡＣＳ演算装置３０は、ブランチメトリック記憶装置２
０に記憶されたブランチメトリックと後述するパスメト
リックとを受け、その加算、比較、選択によって選択パ
スの情報（パスメモリ）及び中間結果（パスメトリッ
ク）を出力する。

【００１６】さらに、ビタビ復号装置は、パスメモリ記
憶装置８０に記憶されているパスメモリを使って最尤判
定を行い、復号系列を生成する最尤復号回路９０と、復
号系列を出力する復号系列出力端子９１とを有する。

【００１７】また、ビタビ復号装置は、パスメトリック
正規化部として、ＡＣＳ演算装置３０の中間結果が逐次
的に更新されるパスメトリック記憶装置４０からパスメ
トリックの読み出しによりパスメトリックの最尤値（以
下、最尤パスメトリックと略する）を検出する最尤パス
メトリック検出装置５０と、その最尤パスメトリックを
記憶する最尤パスメトリック記憶装置６０を有し、ブラ
ンチメトリックから、その最尤パスメトリックを減算す
る減算装置７０を有する。

【００１８】図２は、図１のブランチメトリック計算装
置１０の内部構成を示すブロック図である。図示のブラ
ンチメトリック計算装置１０は、入力端子１１、デ−タ
バッファ１２、ブランチメトリックの演算を行うブラン
チメトリック演算装置１４、デ−タバッファ１２からブ
ランチメトリック演算装置１４への入力を制御するスイ
ッチ１３、並びにブランチメトリック計算装置１０を制
御する制御装置１５とを有する。デ−タバッファ１２
は、送信側畳み込み符号器の符号化率（Ｒ＝１／３）に
相当する３シンボル分のデ−タをブランチメトリックの
演算する間、保持する。

【００１９】また、ブランチメトリック計算装置１０に
必要な構成要素として、該当時点での最尤パスメトリッ
クの入力端子６１、その最尤パスメトリックを記憶する
最尤パスメトリック記憶装置６０、ブランチメトリック
からその最尤パスメトリックを減算する減算装置７０、
並びにブランチメトリック出力端子７１を有している。
制御装置１５の制御信号として、スイッチ１３の制御信
号１７、ブランチメトリック演算装置１４を制御する制
御信号１８、並びに減算装置７０を制御する制御信号１
６が接続されている。

【００２０】図３に図１に示したＡＣＳ演算装置３０の
内部構成を示す。図示のＡＣＳ演算装置３０は、送信側
畳み込み符号器の拘束長（Ｋ＝９）に従う２５６ステ−
ト（２＾(９−１））のうち、２ステ−ト分を同時に計
算できるように、２つのＡＣＳ演算回路の並列構成をと
る。すなわち、ＡＣＳ演算装置３０は、加算装置３１、
３２、３３、３４と、比較装置３５、３６と、選択装置
３７、３８とから構成されている。加算装置３１、３
２、比較装置３５及び選択装置３７によって第１のＡＣ
Ｓ演算装置が構成されており、加算装置３３、３４、比
較装置３６及び選択装置３８によって第２のＡＣＳ演算
装置が構成されている。

【００２１】ここで、ブランチメトリック記憶装置２０
からのブランチメトリック対の入力をＢＭ０、ＢＭ１で
表し、パスメトリック記憶装置４０からのパスメトリッ
ク対の入力をＰＭ０、ＰＭ１で表すとする。その場合、
加算装置３１、３２、３３、３４の接続は次の通りであ
る。第１の加算装置３１へはブランチメトリックＢＭ０
とパスメトリックＰＭ０とが入力され、第１の加算装置
３１から第１の加算結果Ｒ１が出力される。第２の加算
装置３２へはブランチメトリックＢＭ１とパスメトリッ
クＰＭ１とが入力され、第２の加算装置３２から第２の
加算結果Ｒ２が出力される。第３の加算装置３３へはブ
ランチメトリックＢＭ１とパスメトリックＰＭ０とが入
力され、第３の加算装置３３から第３の加算結果Ｒ３が
出力される。第４の加算装置３４へはブランチメトリッ
クＢＭ０とパスメトリックＰＭ１とが入力され、第４の
加算装置３４から第４の加算結果Ｒ４が出力される。

【００２２】第１の比較装置３５へは第１及び第２の加
算結果Ｒ１及びＲ２が入力され、第１の比較装置３５か
ら第１の比較結果Ｃ１が出力される。第２の比較装置３
６へは第３及び第４の加算結果Ｒ３及びＲ４が入力さ
れ、第２の比較装置３６から第２の比較結果Ｃ２が出力
される。

【００２３】さらに、第１の選択回路３７へは、その第
１の切り替え信号として第１の比較結果Ｃ１が入力さ
れ、第１及び第２の加算結果Ｒ１及びＲ２のいずれかが
選択して出力され、新しいパスメトリックとしてパスメ
トリック記憶装置４０に供給される(ＰＭ００）。第２
の選択回路３８へは、その第２の切り替え信号として第
２の比較結果Ｃ２が入力され、第３及び第４の加算結果
Ｒ３及びＲ４のいずれかが選択して出力され、新しいパ
スメトリックとしてパスメトリック記憶装置４０に供給
される(ＰＭ１０）。また、第１及び第２の比較結果Ｃ
１及びＣ２は、第１及び第２のパスの選択情報としてパ
スメモリ記憶装置８０内のシフトレジスタへ供給され
る。

【００２４】図４に本実施の形態に対応する示す畳み込
み符号器の内部構成を示す。入力端子４００と、縦続接
続された第１乃至第８のフリップフロップ４１０〜４１
７からなるシフトレジスタと、第１乃至第３の排他的論
理和回路（ｍｏｄ２加算器）４２０、４２１、４２２
と、直並列変換装置（Ｓ／Ｐ）４３０と、符号化デ−タ
を出力する出力端子４４０とから構成される。第１の排
他的論理和回路４２０は、入力信号と第２、第３、第５
乃至第８のフリップフロップの出力との排他的論理和を
とって、第１の出力信号Ｅ０を出力する。第２の排他的
論理和回路４２１は、入力信号と第１、第３、第４、第
７、第８のフリップフロップの出力との排他的論理和を
とって、第２の出力信号Ｅ１を出力する。第３の排他的
論理和回路４２２は、入力信号と第１、第２、第５、第
８のフリップフロップの出力との排他的論理和をとっ
て、第３の出力信号Ｅ２を出力する。

【００２５】直並列変換装置４３０は、第１乃至第３の
出力信号Ｅ０〜Ｅ２を直列化して、出力端子から畳み込
み符号化信号を出力する。ここで、第８のフリップフロ
ップ４１７の出力を最下位ビット（ＬＳＢ）とし、入力
信号を最上位ビット（ＭＳＢ）として表すと、第１乃至
第３の出力信号Ｅ０〜Ｅ２の生成多項式Ｇ０〜Ｇ３は２
進表現で次のように表わされる。すなわち、Ｇ０=“１
０１１０１１１１”、Ｇ１=“１１０１１００１１”、
Ｇ２=“１１１００１００１”であり、８進表現では、
Ｇ０＝“５５７”、Ｇ１＝“６６３”、Ｇ２＝“７１
１”となる。

【００２６】図５に図１に示した最尤パスメトリック検
出装置５０の内部構成を示す。最尤パスメトリック検出
装置５０は、入力端子５１、比較装置５２、選択装置５
３、最尤値記憶装置５４、並びに制御装置５５から構成
されている。パスメトリック記憶装置４０から出力され
た入力パスメトリックと最尤値記憶装置５４からの出力
は比較装置５２に接続され、また前記それぞれの信号は
選択装置５３の信号入力に、また比較装置５２の比較結
果信号は選択装置５３の制御信号入力に接続されてい
る。

【００２７】このように構成された装置の動作を次に説
明する。次に、図１乃至図３及び図５を参照して、本発
明の実施の形態におけるビタビ復号装置の動作につい
て、ブロック毎に詳細に説明する。

【００２８】最初に、図２を参照して、図１のブランチ
メトリック計算装置１０の内部動作について説明する。
まず、畳み込み符号化された３シンボル分の受信系列を
１組として、入力端子１１から、ブランチメトリック演
算装置内のデ−タバッファ１２にとり込み、畳み込み符
号器の符号化率（Ｒ＝１／３）に従う８パタ−ン（２＾
３）のブランチメトリックを計算する。ここで、受信デ
−タは、１シンボルの有効桁数は、軟判定に必要かつ十
分であるが有限であるとする。８パタ−ンの計算におい
て、デ−タバッファからの入力を切り替える信号１７
と、加算減算を切り替える信号１８とによりブランチメ
トリック演算装置１４内部で以下の演算がなされる。符
号器出力デ−タ系列が２進数で“０００”から“１１
１”までの８パタ−ン存在する。それぞれのビットを符
号とみなすと、パタ−ンは下記８種類である。

【００２９】パタ−ン０（１、１、１）パタ−ン１（−１、１、１）パタ−ン２（１、−１、１）パタ−ン３（−１、−１、１）パタ−ン４（１、１、−１）パタ−ン５（−１、１、−１）パタ−ン６（１、−１、−１）パタ−ン７（−１、−１、−１）

【００３０】ある復号ブロックの受信系列３シンボルが
与えられた時の、それに対するブランチメトリックの計
算式は数式１の通りである。受信デ−タを（Ｘｎ、Ｙ
ｎ、Ｚｎ）と表し（ｎは符号ビットインデックス）、パ
タ−ンデ−タを（ｒ０ｉ、ｒ１ｉ、ｒ２ｉ）と表す（ｉ
はパタ−ンインデックス）。まず、受信デ−タとパタ−
ンデ−タとのユ−クリッド距離を下記の数式１にしたが
って求める。

【００３１】「数式１」（Ｘｎ−ｒ０ｉ）＾２＋(Ｙｎ
−ｒ１ｉ）＾２＋(Ｚｎ−ｒ１ｉ）＾２例として、数式１にパタ−ン３を実際に代入して、具体
的に計算すると、数式２が得られる。「数式２」(Ｘｎ＾２＋２Ｘｎ＋１）＋(Ｙｎ＾２＋２Ｙ
ｎ＋１）＋(Ｚｎ＾２＋２Ｚｎ＋１）上記数式２を展開し、まとめると、数式３が得られる。「数式３」(Ｘｎ＾２＋Ｙｎ＾２＋Ｚｎ＾２＋３）−２
(−Ｘｎ−Ｙｎ＋Ｚｎ）

【００３２】この計算を８パタ−ンすべてについて行う
と、それぞれの第１項は同じであり、第２項内の符号の
みがパタ−ンによって異なるだけである。従ってブラン
チメトリックの正規化を前提に考えると、ブランチメト
リックの値は第２項の計算を行って求めればよい。その
処理としては、受信デ−タの各要素の加算減算を、パタ
−ンデ−タの各要素に従って操作して、それぞれを加え
あわせることによってブランチメトリックを得る。この
操作は受信系列１組とパタ−ンとの相関値を求める内積
計算処理にほかならない。内積計算は数式４に従う。こ
こでｒ０ｉ、ｒ１ｉ、ｒ２ｉは“＋１”または“−１”
とする。

【００３３】「数式４」ｒ０ｉ・Ｘｎ＋ｒ１ｉ・Ｙｎ
＋ｒ２ｉ・Ｚｎ本実施の形態においては、最尤値が最も小さくなるよう
に正規化されるものとしている。相関値が大きいものほ
ど距離が近いものであるので、距離の近いパタ−ンのブ
ランチメトリックを０とするように正規化しておく必要
がある。ここで、８パタ−ンの計算において、求まる最
尤値とは、受信デ−タとそれぞれのパタ−ン（符号ビッ
ト）とが一致する場合である。計算されるブランチメト
リックは、数式４に従うと、次のようになる。

【００３４】(ｘ＋ｙ＋ｚ）、(−ｘ＋ｙ＋ｚ）、(ｘ−
ｙ＋ｚ）、(−ｘ−ｙ＋ｚ）、(ｘ＋ｙ−ｚ）、(−ｘ＋
ｙ−ｚ）、(ｘ−ｙ−ｚ）、(−ｘ−ｙ−ｚ）ここで、正規化の例として最尤値が(ｘ−ｙ＋ｚ）であ
るとすると、正規化後のブランチメトリックは、次のよ
うになる。 (２ｙ）、(−２ｘ＋２ｙ）、(０）、(−２ｘ）、(２ｙ
−２ｚ）、(−２ｘ＋２ｙ−２ｚ）、(−２ｚ）、(−２
ｘ−２ｚ）

【００３５】すなわち、予めブランチメトリック演算装
置１４において、符号ビットの一致した受信デ−タは累
積しないように制御することで正規化後ブランチメトリ
ックが求まることになる。図２における最尤パスメトリ
ック入力６１、最尤パスメトリック記憶装置６０及び減
算装置７０の動作については、パスメトリックの正規化
の説明に含まれるものとして、後述することにする。

【００３６】図１におけるブランチメトリック記憶装置
２０の動作について説明する。現在の復号ステップの最
初（ＡＣＳ演算前）に、その復号ステップに必要な分だ
け、ブランチメトリックはブランチメトリック記憶装置
２０の書き込みアドレスが指示する番地に格納される。
ここで、ブランチメトリックは、ブランチメトリック対
として、同時読み出しが可能となるように、ブランチメ
トリック記憶装置２０内で、２つの独立の記憶回路のそ
れぞれ同一番地に格納される。

【００３７】符号化率１／３を例にとると、ブランチメ
トリックのパタ−ンは８通り中、パタ−ン０とパタ−ン
７、パタ−ン１とパタ−ン６、パタ−ン２とパタ−ン
５、パタ−ン３とパタ−ン４は、ＡＣＳ演算時に、ブラ
ンチメトリック対として扱われる。ブランチメトリック
記憶装置２０の書き込みアドレスは、例えば、パタ−ン
インデックスカウンタのカウント値が０、１、２、３、
４、５、６、７となった場合、書き込みパタ−ンは０、
７、３、４、１、６、２、５となる。よって、パタ−ン
７に対するブランチメトリックは、パタ−ン０に対する
ブランチメトリックと共にブランチメトリック記憶回路
のそれぞれのアドレス０番地に格納される。このように
して、ブランチメトリック対を２つのブランチメトリッ
ク記憶回路の同じアドレスに格納する。対として格納さ
れたブランチメトリックは、ＡＣＳ演算前に、トレリス
上の各枝に対応するように、読み出しアドレスに従い読
み出される。ここで、トレリスは符号器の状態遷移を表
現した線図をいう。

【００３８】図６はトレリス線図で、符号化率１／３、
拘束長Ｋ＝９で、状態数２５６の場合を示している。あ
る時点の符号器の状態において、情報ビットの入力に対
して符号化率に応じた符号ビットが出力されると、符号
器に状態遷移を生ずる性質がある。

【００３９】図７は、符号器の状態遷移の説明図で、
（Ａ）はシフトレジスタ、（Ｂ）は各状態のパスメトリ
ックを表している。シフトレジスタに二元（０／１）の
情報ビットが入力されると、ビットＤ１〜Ｄ７のデータ
“Ｊ”がビットＤ２〜Ｄ８に移動する。そして、各状態
から状態への遷移は入力情報ビットに相当する二つのブ
ランチが存在して、何れかが選択される。Ｍｋ(Ｊ０)、
Ｍｋ(Ｊ１)、Ｍｋ(０Ｊ)、Ｍｋ(１Ｊ)は、各状態のパス
メトリックを表している。λ(０Ｊ、Ｊ０)は、状態“Ｊ
０”から状態“０Ｊ”へのブランチメトリックを表して
いる。λ(０Ｊ、Ｊ１)は、状態“Ｊ１”から状態“０
Ｊ”へのブランチメトリックを表している。λ(１Ｊ、
Ｊ０)は、状態“Ｊ０”から状態“１Ｊ”へのブランチ
メトリックを表している。λ(１Ｊ、Ｊ１)は、状態“Ｊ
１”から状態“１Ｊ”へのブランチメトリックを表して
いる。

【００４０】次に、図３を参照して、ＡＣＳ演算装置３
０の動作について説明する。本実施の形態におけるＡＣ
Ｓ演算装置３０は、２ステ−ト分の計算を並列に行う場
合を例にあげて示している。図３においてＡＣＳ演算装
置は、ブランチメトリック記憶装置２０に格納されたブ
ランチメトリックＢＭ０、ＢＭ１と、前復号ステップに
おいてパスメトリック記憶装置４０に記憶された各状態
の生き残りパスのパスメトリックＰＭ０、ＰＭ１を入力
デ−タとする。

【００４１】それらを第１乃至第４の加算装置３１〜３
４において加算し、各状態毎に、その状態への２つのパ
スに対する加算結果Ｒ１〜Ｒ４を第１及び第２の比較回
路３５、３６により比較し、その比較結果Ｃ１、Ｃ２を
もとに新しい生き残りパスを第１及び第２の選択回路３
７、３８によって選択する。第１及び第２の選択装置３
７、３８で選択されたパスメトリックは、次の復号ステ
ップにおける各状態の生き残りパスに対するパスメトリ
ックとして、次の復号ステップに使用するために、パス
メトリック記憶装置４０に書き込まれ、中間結果として
のパスメトリックは更新される。また、ＡＣＳ演算での
比較結果Ｃ１、Ｃ２は、選択パスの情報としてパスメモ
リ記憶装置８０に順次格納される。

【００４２】続いて図１における、パスメトリック記憶
装置４０の動作について説明する。符号器が拘束長９の
畳み込み符号器とすると、状態数は２５６ステ−トとな
る。図８は２個の独立した記憶装置を有するパスメトリ
ック記憶装置を備えたパラレルＡＣＳ演算装置３０の構
成ブロック図である。ＡＣＳ演算装置３０は、２５６ス
テ−ト分のパスメトリック記憶装置４０から、２ステ−
ト分のパスメトリックを読み出す。パスメトリック記憶
装置４０は、パスメトリック＃０とパスメトリック＃１
の２個の独立した記憶装置を有する。ブランチメトリッ
ク記憶装置２０は、ブランチメトリック＃０とブランチ
メトリック＃１の２個の独立した記憶装置を有する。Ａ
ＣＳ演算制御装置１００は、バンク切り替え信号、書込
みアドレスバス、読出しアドレスバスをブランチメトリ
ック記憶装置２０とパスメトリック記憶装置４０に送っ
ている。

【００４３】図９は２個の記憶装置のアドレスとステー
トの説明図である。パスメトリック＃０では、アドレス
００〜６３に０〜１２７ステ−トの中の偶数ステ−トの
パスメトリックが記憶され、アドレス６４〜１２７に１
２８〜２５５ステ−トの中の奇数ステ−トのパスメトリ
ックが記憶される。パスメトリック＃１では、アドレス
００〜６３に０〜１２７ステ−トの中の奇数ステ−トの
パスメトリックが記憶され、アドレス６４〜１２７に１
２８〜２５５ステ−トの中の偶数ステ−トのパスメトリ
ックとが記憶される。

【００４４】図１０は２個の独立した記憶装置を有する
パスメトリック記憶装置の読み出し／書き込み動作の説
明図で、（Ａ）は記憶装置バンクＡが読み出しでバンク
Ｂが書き込みのモードＡ、（Ｂ）はバンクＢが読み出し
でバンクＡが書き込みのモードＢを示している。ここで
は、記憶装置バンクＡがパスメトリック＃０に対応し、
記憶装置バンクＢがパスメトリック＃１に対応するもの
として説明する。パスメトリック記憶装置４０では同じ
読み出し／書き込みアドレスについて、バンクＡ、Ｂを
切替えて、一回の読み出し／書き込み動作を行う。

【００４５】図１１は、図１０の読み出し／書き込み動
作を行う図８の装置の、読み出しアドレスと書き込みア
ドレスとステートの説明図である。バンクＡ、Ｂを切替
えて、一回の読み出し／書き込み動作を行うことで、ス
テ−ト０、ステ−ト１のペアのパスメトリックが同時に
読み出し可能で、かつそれを入力としてＡＣＳ演算の結
果の２ステ−ト分のパスメトリックであるステ−ト０、
ステ−ト１２８のペアが同時に書き込み可能となる。同
様に、次のサイクルでは、ステ−ト２、ステ−ト３のパ
スメトリックが同時に読み出され、ステ−ト１、ステ−
ト１２９のパスメトリックが書き込まれる。

【００４６】パスメトリック記憶装置４０を２個の独立
した記憶装置Ａ、Ｂに分割することで、ＡＣＳ演算を並
列に計算することができる。例えば、図４の畳み込み符
号器のシフトレジスタ状態“００００００００”（ステ
−ト０）に“０”が入力された場合に、シフトレジスタ
状態が“００００００００”（ステ−ト０）に状態遷移
する。あるいはステ−ト０に“１”が入力された場合
に、シフトレジスタ状態が“１０００００００”（ステ
−ト１２８）に状態遷移する。また、シフトレジスタ状
態“０００００００１”（ステ−ト１）に“０”が入力
された場合に、シフトレジスタ状態が“０００００００
０”（ステ−ト０）に状態遷移する。あるいはステ−ト
１に“１”が入力された場合に、シフトレジスタ状態が
“１０００００００”（ステ−ト１２８）というＡＣＳ
演算を並列に計算することができる。

【００４７】次に、図５を参照して、最尤パスメトリッ
ク検出装置５０の動作について説明する。最尤パスメト
リック検出装置５０では、パスメトリック記憶装置４０
からのパスメトリック読み出しによるパスメトリックを
入力として、逐次的に、パスメトリックの最尤値と比較
装置５２において比較し、その比較結果から選択装置５
３において、最尤値を選択し、選択結果を最尤値記憶装
置５４において記憶する。入力パスメトリックと最尤値
記憶回路５４に記憶された最尤値とのどちらか一方を、
新しい最尤値として選択する。また、次の復号ステ−ジ
におけるパスメトリック更新前に最尤値記憶装置５４の
値は図１における最尤パスメトリック記憶装置６０に保
存された後、次の復号ステ−ジに向けて、最尤値記憶装
置５４は初期化されるものとする。

【００４８】次に図２に戻って、最尤パスメトリック記
憶装置６０と減算装置７０の動作を説明する。パスメト
リックをＰＭｉ(ｉ=０〜２５５）とし、ブランチメトリ
ックをＢＭｉ(ｉ=０〜７）とし、前復号ステ−ジで求ま
った最尤パスメトリックをＰＭｌとする。パスメトリッ
クの正規化処理後のＡＣＳ演算とは、数式５のような演
算を行うことである。「数式５」（ＰＭｉ−ＰＭｌ）＋ＢＭｉ

【００４９】ここで、数式５を数式６のように演算順序
を変更する。「数式６」ＰＭｉ＋（ＢＭｉ−ＰＭｌ）これは、前もってブランチメトリックから最尤パスメト
リックを減算処理し、その減算されたブランチメトリッ
クでＡＣＳ演算を行うことと等価であることになる。

【００５０】図２において、前ステ−ジのＡＣＳ演算過
程のパスメトリック更新時に、図１における最尤パスメ
トリック検出装置５０において求められた最尤パスメト
リックは、最尤パスメトリック記憶装置６０に保持され
る。減算装置７０では、数式６にしたがい、ブランチメ
トリックから最尤パスメトリックが減算される。ここ
で、パスメトリックの正規化処理をＡＣＳ演算内部にお
けるパスメトリック更新過程から、ブランチメトリック
計算過程にしたことは、本実施の形態の発展形である後
述のパラレル型ＡＣＳ演算装置において、重要な意味を
持つ。

【００５１】最後に、本実施の形態におけるパスメモリ
から復号結果を得るまでの動作を図１に従い説明する。
図１におけるパスメモリ記憶装置８０及び最尤復号判定
装置９０の動作を説明する。各ＡＣＳ演算終了毎に出力
される選択結果をパスメモリとして、シフトレジスタに
シリアル入力により保存していく。１復号ステップを、
ブランチメトリックの読み込みからパスメモリの書き込
みまでと定義すると、１復号ステップサイクル終了時
に、バスデ−タの形でパスメモリとして記憶保存する。
以上の復号ステップを全復号ステップ分繰り返し、そこ
で得られた全パスメモリを使い、最尤復号判定装置９０
において最尤状態からのトレ−スバック処理をすること
によって、復号結果を出力する。これにより、ビタビ復
号が完了する。

【００５２】本発明の実施の形態に係るビタビ復号装置
において、複数のＡＣＳ演算装置を並列に動作させる場
合の実施の形態を図１２乃至図１７を参照して、説明す
る。図１２は、本発明の第２の実施の形態の構成ブロッ
ク図で、図３に記載のパラレルＡＣＳ演算装置を２つ並
列動作させる、４パラレル構成のＡＣＳ演算装置に関す
るものである。第１のＡＣＳ演算装置３０ａの出力パス
メトリックはパスメトリック記憶装置４０ａに接続さ
れ、第２のＡＣＳ演算装置３０ｂの出力パスメトリック
はパスメトリック記憶装置４０ｂに接続される。

【００５３】パスメトリック記憶装置４０ａの出力の一
方は第１のＡＣＳ演算装置３０ａに接続され、もう片方
は第２のＡＣＳ演算装置３０ｂに接続される。また、パ
スメトリック記憶装置４０ｂの出力の一方は第１のＡＣ
Ｓ演算装置３０ａに接続され、もう片方は第２のＡＣＳ
演算装置３０ｂに接続されるといった構成となってい
る。パスメモリ記憶装置８２は、４ステ−トの同時入力
される構成になっている。また、ブランチメトリック記
憶装置２２は、４パタ−ンのブランチメトリックを同時
に読み出せる構成になっている。第１及び第２のＡＣＳ
演算装置３０ａ、３０ｂ内部構成などは、第１の実施の
形態において説明したものと同一であるため、省略す
る。

【００５４】ＡＣＳ演算制御装置１００は、図８に示す
ものと同様に、ブランチメトリック記憶装置２２、及び
パスメトリック記憶装置４０ａ、４０ｂのそれぞれに対
して、バンク切り替え信号、書込みアドレスバス、読出
しアドレスバスを送っている。図１２では、ＡＣＳ演算
制御装置１００のバンク切り替え信号、書込みアドレス
バス、読出しアドレスバスをまとめて、ブランチメトリ
ック記憶装置２２に対する制御信号を１０４と表し、パ
スメトリック記憶装置４０ａに対する制御信号を１０２
ａと表し、パスメトリック記憶装置４０ｂに対する制御
信号を１０２ｂと表している。

【００５５】図１３は、図１２の装置におけるブランチ
メトリック記憶装置とパスメトリック記憶装置のアドレ
スとデータ(INDEX)の説明図で、（Ａ）はブランチメト
リック記憶装置の読み出し動作、（Ｂ）はパスメトリッ
ク記憶装置の読み出し動作、（Ｃ）はパスメトリック記
憶装置の書き込み動作、（Ｄ）はパスメトリック記憶装
置の書き込み動作を表している。

【００５６】図１３は、本発明の第３の実施の形態の構
成ブロック図で、図３に記載のパラレルＡＣＳ演算装置
を４つ並列動作させる、８パラレル構成のＡＣＳ演算装
置に関するものである。第１のＡＣＳ演算装置３０ａの
出力パスメトリックはパスメトリック記憶装置４０ａに
接続され、第２のＡＣＳ演算装置３０ｂの出力パスメト
リックはパスメトリック記憶装置４０ｂに接続され、第
３のＡＣＳ演算装置３０ｃの出力パスメトリックはパス
メトリック記憶装置４０ｃに接続され、第４のＡＣＳ演
算装置３０ｄの出力パスメトリックはパスメトリック記
憶装置４０ｄに接続される。

【００５７】パスメトリック記憶装置４０ａの出力の一
方は第１のＡＣＳ演算装置３０ａに接続され、もう片方
は第２のＡＣＳ演算装置３０ｃに接続される。パスメト
リック記憶装置４０ｂの出力の一方は第１のＡＣＳ演算
装置３０ａに接続され、もう片方は第２のＡＣＳ演算装
置３０ｃに接続される。パスメトリック記憶装置４０ｃ
の出力の一方は第１のＡＣＳ演算装置３０ｂに接続さ
れ、もう片方は第２のＡＣＳ演算装置３０ｄに接続され
る。パスメトリック記憶装置４０ｄの出力の一方は第１
のＡＣＳ演算装置３０ｂに接続され、もう片方は第２の
ＡＣＳ演算装置３０ｄに接続される。

【００５８】パスメモリ記憶装置８４は、８ステ−トの
同時入力される構成になっている。また、ブランチメト
リック記憶装置２４は、８パタ−ンのブランチメトリッ
クを同時に読み出せる構成になっている。第１及至第４
のＡＣＳ演算装置３０ａ〜３０ｄの内部構成などは、第
１の実施の形態において説明したものと同一であるため
省略する。

【００５９】続いて、パスメトリック記憶装置４０につ
いて説明する。本実施の形態のパスメトリック記憶装置
４０は、ＡＣＳ演算回路３０の並列構成をとる場合に適
用され、複数ステ−トを同時に計算可能にする。例え
ば、４パラレル構成の場合、４ステ−トであり、８パラ
レル構成の場合、８ステ−トである。パスメトリック記
憶装置４０は、読み出し書き込み用として２バンクで構
成された記憶装置により構成される。ここでは、図１４
の８パラレル構成を例にとり、図１５を参照し説明す
る。

【００６０】ＡＣＳ演算制御装置１１０は、図８に示す
ものと同様に、ブランチメトリック記憶装置２４、及び
パスメトリック記憶装置４０ａ、４０ｂ、４０ｃ、４０
ｄのそれぞれに対して、バンク切り替え信号、書込みア
ドレスバス、読出しアドレスバスを送っている。図１４
では、ＡＣＳ演算制御装置１１０のバンク切り替え信
号、書込みアドレスバス、読出しアドレスバスをまとめ
て、ブランチメトリック記憶装置２４に対する制御信号
を１１４と表し、パスメトリック記憶装置４０ａに対す
る制御信号を１１２ａと表し、パスメトリック記憶装置
４０ｂに対する制御信号を１１２ｂと表し、パスメトリ
ック記憶装置４０ｃに対する制御信号を１１２ｃと表
し、パスメトリック記憶装置４０ｄに対する制御信号を
１１２ｄと表している。

【００６１】図１５は、８パラレル構成のＡＣＳ演算装
置における第１及至第４のパスメトリック記憶装置４０
ａ〜４０ｄの内部構成をマッピングしたものである。枠
内は、それぞれの記憶装置内部に記憶されるパスメトリ
ックのステ−ト数を記述したものである。第１のパスメ
トリック記憶装置４０ａは、内部で記憶装置＃０と記憶
装置＃１の２つに分割されている。第２のパスメトリッ
ク記憶装置４０ｂは、内部で記憶装置＃２と記憶装置＃
３の２つに分割されている。第３のパスメトリック記憶
装置４０ｃは、内部で記憶装置＃４と記憶装置＃５の２
つに分割されている。第４のパスメトリック記憶装置４
０ｄは、内部で記憶装置＃６と記憶装置＃７の２つに分
割されている。

【００６２】第１及至第４のパスメトリック記憶装置４
０ａ〜４０ｄは、それぞれ、読み出し書き込み処理にお
ける同一のＡＣＳ演算制御装置１１０のアクセスアドレ
ス発生部内の計算ステ−トをカウントするカウンタによ
り、アクセスされる。パスメトリック記憶装置４０ａ〜
４０ｄの内部におけるそれぞれの記憶エリアには、図１
５に示すようなステ−トマッピングで記憶される。

【００６３】また、図１６は、８パラレル構成のＡＣＳ
演算装置（図１４）におけるブランチメトリック記憶装
置２４の内部構成をマッピングしたものである。枠内は
それぞれの記憶装置内部に記憶されるブランチメトリッ
クのパタ−ンナンバ−を記述したものである。本実施の
形態における８パラレル構成のＡＣＳ演算装置３０ａ〜
３０ｄの場合、ブランチメトリック記憶装置２２に関し
ては、図１５に示すような８パタ−ンのブランチメトリ
ック記憶回路を有する構造をもったものを用意する。そ
して、図１３に示すような構成のＡＣＳ演算回路３０ａ
〜３０ｄのブランチメトリック入力には、用意されたブ
ランチメトリック記憶回路２４からの８出力が、それぞ
れ接続される。その読み出しにおいて、アドレス発生部
からは同一のアドレスバス接続される。

【００６４】本実施の形態の動作について、図１４に示
す、８パラレル構成を用いて、パスメトリック記憶装置
の動作を中心に説明する。ここで、第１及至第４のＡＣ
Ｓ演算装置３０ａ〜３０ｄの内部動作は、既に図３を用
いて説明した通りであるので省略する。

【００６５】第１及至第４のパスメトリック記憶装置４
０ａ〜４０ｄにおいて、例えば、ＡＣＳ演算制御装置１
１０からの読み出しアドレスが“０”の時、第１のパス
メトリック記憶装置４０ａの記憶装置＃０からは、ステ
−ト０のパスメトリックが、第１のパスメトリック記憶
装置４０ａの記憶装置＃１からは、ステ−ト１のパスメ
トリックが、第２のパスメトリック記憶装置４０ｂの記
憶装置＃２からは、ステ−ト２のパスメトリックが、第
２のパスメトリック記憶装置４０ｂの記憶装置＃３から
は、ステ−ト３のパスメトリックが、第３のパスメトリ
ック記憶装置４０ｃの記憶装置＃４からは、ステ−ト４
のパスメトリックが、第３のパスメトリック記憶装置４
０ｃの記憶装置＃５からは、ステ−ト５のパスメトリッ
クが、第４のパスメトリック記憶装置４０ｄの記憶装置
＃６からは、ステ−ト６のパスメトリックが、第４のパ
スメトリック記憶装置４０ｄの記憶装置＃７からは、ス
テ−ト７のパスメトリックが、それぞれ読み出される。

【００６６】読み出されたそれぞれのパスメトリックは
それぞれ２ステ−ト分のパスメトリックを並列に同時に
計算する第１乃至第４のＡＣＳ演算回路３０ａ〜３０ｄ
それぞれへの入力となる。第１乃至第４のＡＣＳ演算回
路３０ａ〜３０ｄのＡＣＳ演算の結果、第１のＡＣＳ演
算装置３０ａからステ−ト（０、１２８）のパスメトリ
ックが出力される。第２のＡＣＳ演算装置３０ｂからス
テ−ト（１、１２９）のパスメトリックが出力される。
第３のＡＣＳ演算装置３０ｃからステ−ト（２、１３
０）のパスメトリックが出力される。第４のＡＣＳ演算
装置３０ｄからステ−ト（３、１３１）のパスメトリッ
クが出力される。それぞれの出力のうち、ステ−ト０〜
３のパスメトリックは記憶装置＃０〜＃３のアドレス０
に、ステ−ト１２８〜１３１のパスメトリックは記憶装
置＃４〜＃７にストアされる。ＡＣＳ演算制御装置１１
０からの読み出しアドレスが０〜３１まで更新されるこ
とにより、２５６ステ−トのＡＣＳ演算に必要なパスメ
トリックの更新がおこなわれる。

【００６７】図１７は、図１４の装置におけるブランチ
メトリック記憶装置とパスメトリック記憶装置のアドレ
スとデータ(INDEX)の説明図で、（Ａ）はブランチメト
リック記憶装置の読み出し動作、（Ｂ）はパスメトリッ
ク記憶装置の読み出し動作、（Ｃ）はパスメトリック記
憶装置の書き込み動作、（Ｄ）はパスメトリック記憶装
置の書き込み動作を表している。

【００６８】本発明の第４の実施の形態に係るビタビ復
号装置として、上述のパラレルＡＣＳ演算構成にパスメ
トリック正規化処理を適用した場合について述べる。パ
ラレルＡＣＳ演算装置から並列にパスメトリック更新値
が得られる場合、パスメトリック正規化処理のうち、最
尤パスメトリックを検出する装置構成として、例えばト
−ナメント方式により検出する装置構成を考えると、複
数の入力のうち２入力に対応する比較回路を多段構成す
るものがある。

【００６９】この場合、最小値を検出する演算において
は、ビタビ復号装置の状態数をＮとし、パラレル演算の
パラレル化段数をＰとし、比較回路の段数をｋ（＝Ｌｏ
ｇ２Ｐ）段とすると、比較回路数は〓２^kとなり、演算
時間は比較回路１段の遅延時間×比較回路の段数とな
る。本発明においては、ここで求まる最尤パスメトリッ
クがパスメトリックを更新するのは、次ステ−ジ以降の
ＡＣＳ演算時点である。ＡＣＳパラレル化段数が増加す
ることによって、最尤パスメトリック検出装置５０への
パスメトリック入力及び、最尤パスメトリック検出装置
５０内の比較回路の段数及び比較回路数は増加するが、
そこで求められた最尤パスメトリックの実際の正規化処
理回路、減算回路７０は、ブランチメトリック計算回路
１０の内部に含まれたものだけである。

【００７０】本実施の形態におけるＡＣＳ演算装置をパ
ラレル化した場合でも、最尤パスメトリックによる正規
化回路が、増加しているわけではない。また、複数のパ
スメトリックの入力を最尤パスメトリック検出装置内で
シリアル化して、図５に示すような、簡単な、シリアル
入力の最小値検出を行ってもよい。

【００７１】本発明を好ましい実施の形態によって詳細
に示し説明したが、請求の範囲によってだけ制限される
発明の明らかな原理及び意図から逸脱しない範囲で、当
業者によって変更が可能であることが分かる。

【００７２】

【発明の効果】以上説明したように、本発明によれば、
第１の効果は、ビタビ復号処理のパスメトリック正規化
処理回路は、ＡＣＳ演算装置をパラレル構成にしても回
路規模が増大の防止や、低消費電力化が図れることであ
る。その理由は、パスメトリック正規化処理回路をＡＣ
Ｓ演算装置内ではなくブランチメトリック演算回路内で
行う構成とすることにより、パラレルＡＣＳ演算装置毎
に正規化処理部を含んでいる場合と比較すると、最尤パ
スメトリックを減算するための減算処理部の回路及びそ
の周辺回路などが増加することがないからである。

【００７３】また、パスメトリック正規化処理をパスメ
トリック更新毎に行わず、間欠的に行うといった処理を
することにより、装置の低消費電力化にも柔軟に対応可
能である。さらに、最尤パスメトリックの比較に伴う、
比較回路に高速動作部品の利用を求めることなく、回路
規模、回路構成に応じ、柔軟に対応可能可能である。

【００７４】第２の効果は、最尤パスメトリックの検出
装置の速度がパスメトリックの更新の速度に影響を与え
ることなく、ＡＣＳ演算のパイプライン処理効率の向上
が図れるということである。その理由は、パスメトリッ
ク正規化処理回路をＡＣＳ演算装置内ではなくブランチ
メトリック演算回路内で行うことにより、実パスメトリ
ックの正規化は、次ステ−ジのＡＣＳ演算におこなわれ
る。そこで、最尤パスメトリック記憶装置に保持される
タイミングとしては、パスメトリックの最小値を求める
比較演算が終了した時点でよく、さらに次ＡＣＳ演算ス
テ−ジのブランチメトリック計算までに終了していれば
よく、パスメトリック更新動作時に最尤パスメトリック
が求まっている必要はないためである。そのため、ＡＣ
Ｓ演算のパイプライン処理に最尤パスメトリック検出装
置の速度は影響しないからである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるビタビ復
号装置の全体構成を示すブロック図である。

【図２】図１のビタビ復号装置に使用されるブランチ
メトリック計算装置の構成を示すブロック図である。

【図３】図１のビタビ復号装置に使用されるＡＣＳ演
算装置の構成を示すブロック図である。

【図４】本発明の一実施の形態に対応する一般的な畳
み込み符号化器（Ｋ＝９、Ｒ＝１／３）を示す回路図で
ある。

【図５】図１のビタビ復号装置に使用される最尤パス
メトリック検出装置の構成を示すブロック図である。

【図６】トレリス線図で、符号化率１／３、拘束長Ｋ
＝９で、状態数２５６の場合を示している。

【図７】符号器の状態遷移の説明図で、（Ａ）はシフ
トレジスタ、（Ｂ）は各状態のパスメトリックを表して
いる。

【図８】２個の独立した記憶装置を有するパスメトリ
ック記憶装置を備えたパラレルＡＣＳ演算装置の構成ブ
ロック図である。

【図９】２個の記憶装置のアドレスとステートの説明
図である。

【図１０】２個の独立した記憶装置を有するパスメト
リック記憶装置の読み出し／書き込み動作の説明図であ
る。

【図１１】図１０の読み出し／書き込み動作を行う図
８の装置の、読み出しアドレスと書き込みアドレスとス
テートの説明図である。

【図１２】本発明の第２の実施の形態の構成を示すブ
ロック図で、４状態パラレル演算構成のビタビ復号装置
を示している。

【図１３】図１２の装置におけるブランチメトリック
記憶装置とパスメトリック記憶装置のアドレスとデータ
(INDEX)の説明図である。

【図１４】本発明の第３の実施の形態の構成を示すブ
ロック図で、８状態パラレル演算構成のビタビ復号装置
を示している。

【図１５】図１４に示す８状態パラレル演算構成のビ
タビ復号装置に使用される、パスメトリック記憶回路の
メモリマップである。

【図１６】図１４に示す８状態パラレル演算構成のビ
タビ復号装置に使用される、ブランチメトリック記憶回
路のメモリマップである。

【図１７】図１４の装置におけるブランチメトリック
記憶装置とパスメトリック記憶装置のアドレスとデータ
(INDEX)の説明図である。

【符号の説明】

１０ブランチメトリック計算装置１１入力端子（受信デ−タ）１２デ−タバッファ１３入力切替装置１４ブランチメトリック演算装置１５制御装置１６減算装置制御信号１７入力切替制御信号１８ブランチメトリック演算制御信号２０、２２、２４ブランチメトリック記憶装置３０、３０ａ、３０ｂ、３０ｃ、３０ｄＡＣＳ演算装
置３１、３２、３３、３４加算装置３５、３６比較装置３７、３８選択装置４０、４０ａ、４０ｂ、４０ｃ、４０ｄパスメトリッ
ク記憶装置５０最尤パスメトリック検出装置５１入力端子（パスメトリック）５２比較装置５３選択装置５４最尤値記憶装置５５制御装置５６出力端子（最尤パスメトリック）６０最尤パスメトリック記憶装置６１入力端子（最尤パスメトリック）７０減算装置７１出力端子（正規化後ブランチメトリック）８０パスメモリ記憶装置９０最尤復号判定装置９１出力端子（復号デ−タ）１００、１１０ＡＣＳ演算制御装置１０２ａ、１０２ｂ、１１２ａ、１１２ｂ、１１２ｃ、
１１２ｄパスメトリック記憶装置制御信号１０４、１１４ブランチメトリック記憶装置制御信号４００入力端子（情報デ−タ）４１０〜４１７デ−タレジスタ（フリップフロップ）４２０〜４２２排他的論理和４３０直並列変換装置（Ｓ／Ｐ）４４０出力端子（符号化デ−タ）

Claims

【特許請求の範囲】

【請求項１】複数状態のＡＣＳ演算を並列に行うパラレ
ルＡＣＳ演算手段と、該パラレルＡＣＳ演算手段の演算する複数状態のパスメ
トリックの正規化を直列に行うパスメトリック正規化手
段と、を具備することを特徴とするビタビ復号装置。
【請求項２】前記パスメトリック正規化手段は、前記パラレルＡＣＳ演算手段の演算する複数状態のパス
メトリックから最尤パスメトリックを検出する手段と、該最尤パスメトリックを保持及びリセット可能な最尤パ
スメトリック記憶手段と、ブランチメトリックから最尤パスメトリックを減算する
手段と、を備えたことを特徴とする請求項１記載のビタビ復号装
置。
【請求項３】前記パラレルＡＣＳ演算手段は、ブランチメトリックを記憶する手段と、該ブランチメトリック記憶手段に記憶されたブランチメ
トリックと、パスメトリック記憶手段に記憶されたパス
メトリックとを入力して、加算、比較、選択によって選
択パスの情報と中間結果としてのパスメトリックを出力
するＡＣＳ演算手段と、該中間結果としてのパスメトリックを記憶する該パスメ
トリック記憶手段と、を具備することを特徴とする請求項１に記載のビタビ復
号装置。
【請求項４】前記パラレルＡＣＳ演算手段は、前記最尤パスメトリックを求める演算に要する時間間隔
に従い、前記ＡＣＳ演算手段の停止及び、開始を制御する動作制
御手段と、前記パスメトリック記憶手段の読み出し、及び書き込み
を制御する動作制御手段と、前記ブランチメトリック記憶手段の読み出し、及び書き
込みを制御する動作制御手段と、を備えたことを特徴とする請求項３に記載のビタビ復号
装置。
【請求項５】複数の前記パラレルＡＣＳ演算手段が設け
られたビタビ復号装置であって、前記パラレルＡＣＳ演算手段の個別のＡＣＳ演算手段を
並列動作制御する手段と、複数状態のパスメトリックを読み出し、及び書き込み制
御する手段と、複数パタ−ンのブランチメトリックを読み出し、及び書
き込み制御する手段と、を備えたことを特徴とする請求項３に記載のビタビ復号
装置。