JPH088762A - ビタビ復号方法及びビタビ復号回路 - Google Patents

Abstract

(57)【要約】 【目的】 復号に必要な演算を少なくすると共に、構成
要素を削減する。 【構成】 ある時刻のある状態に遷移し得る前時刻の状
態が２個であって、前時刻のその２個の状態に至るまで
の２つのパスメトリック値と、前時刻の２個の状態から
ある時刻のある状態に至る２つの枝メトリック値とか
ら、上記ある時刻のある状態に至る２つのパスメトリッ
ク値を求め、求めた２つのパスメトリック値を大小比較
し、上記ある時刻のある状態に至るまでの最尤のパスを
決定すると共に、その比較結果ビットを記憶し、パスの
バックトレースを、次々と記憶された上記比較結果ビッ
トに基づいて行なって元信号を復号するビタビ復号方法
を前提とする。そして、パスのバックトレース時に、あ
る状態を表すビット列の最後尾に、当該状態に遷移した
際の比較結果ビットを付加し、この付加したビット列に
基づいて、前の状態及び復号された元信号を求めるよう
にした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、畳み込み符号のビタビ
アルゴリズムを用いた復号方法及び復号回路に関する。

【０００２】

【従来の技術】一般に、移動通信や衛星通信では誤り訂
正符号として畳み込み符号が用いられる。この畳み込み
符号の復号方式として、ビタビアルゴリズムが多く利用
されている。この種のビタビアルゴリズムを用いた復号
（以下、ビタビ復号と呼ぶ）方法に関しては、例えば、
『今井著「符号理論」（電子情報通信学会、２８７ペー
ジ）』に記載されている。

【０００３】図２は、ビタビ復号方法を実現するビタビ
復号回路の構成例を示すブロック図である。

【０００４】図２において、伝送路から受信された受信
系列は、枝メトリック計算部２０１に入力され、枝メト
リック計算部２０１は、受信系列（及び各状態値）から
２つの枝メトリックを計算して加算・比較・選択部（以
下、ＡＣＳ部と呼ぶ）２０２に出力する。パスメトリッ
クメモリ部２０３は、パスメトリック値を書き込む機能
及び読み出す機能を有し、読み出したパスメトリック値
をＡＣＳ部２０２に出力する。ＡＣＳ部２０２は、２つ
の枝メトリックの値及びパスメトリックメモリ部２０３
から読み出したパスメトリック値を加算又は減算し、比
較した後、いずれかを選択すると共に、選択した値（パ
スメトリック値）をパスメトリックメモリ部２０３に書
き込み、また、比較結果としての１ビットデータをパス
メモリ部２０４に出力する。パスメモリ部２０４は、こ
の比較結果の１ビットデータの書き込み機能及び読出し
機能を有する。このパスメモリ部２０４内に格納されて
いる比較結果を用いて、図示しないバックトレース部が
畳み込み符号化された元信号の復号を行なう。

【０００５】通常、畳み込み符号化された元信号の復号
は、数値演算処理及び信号処理用のデジタルシグナルプ
ロセッサ（以下、ＤＳＰと呼ぶ）又はそれに類する大規
模集積回路（以下、ＬＳＩと呼ぶ）でソフトウェア処理
又はハードウェア処理によって行なわれる。ビタビ復号
を実現する復号回路を、ハードウェアとしてＤＳＰ上に
実現した例は、『日経エレクトロニクス（１９９４−２
−２８）、１５〜１６ページ』に記載されている。

【０００６】図３は、この文献に記載されたビタビ復号
を実現する復号回路のＤＳＰ上への実現例の一部構成を
示すブロック図である。すなわち、図２におけるＡＣＳ
部２０２及びパスメモリ部２０４の詳細を示している。
また、図４は、図３の構成及び処理の説明のために示し
たトレリス図の一部である。

【０００７】図３において、ＡＣＳ部２０２の構成要素
としては、２つのパスメトリック値３０１、２つの枝メ
トリック値３０２、算術・論理演算部（以下、ＡＬＵと
呼ぶ）３０３、比較器３０４及び選択器３０５が該当
し、パスメモリ部２０４の構成要素としては、シフトレ
ジスタ３０６、データバス３０７及び汎用的なデータ保
存用ランダムアクセスメモリ（以下ＲＡＭと呼ぶ）３０
８が該当する。

【０００８】一般に、拘束長ｋの畳み込み符号における
各状態は（ｋ−１）ビットで表せる。従って、各時刻で
の状態総数Ｎは２^k-1 である。時刻ｔのある状態の上位
（ｋ−２）ビットに１ビットを最上位に付加した（ｋ−
１）ビットが次の時刻ｔ＋１の状態になるので、時刻ｔ
＋１のある状態へは、時刻ｔの２つの状態からのみ遷移
する。今、各時刻の状態を小さい順に並べて考え、時刻
ｔ＋１におけるＪ＋１番目の状態（状態Ｊと呼ぶ）を考
えると、図４に示すように、この状態Ｊへは時刻ｔの最
下位ビットのみ異なる２つの状態２Ｊ、２Ｊ＋１から遷
移する（なお、Ｊは０、…、（Ｎ／２）−１である）。
例えば、時刻ｔ＋１における状態Ｊが０１１０１であれ
ば、時刻ｔにおける状態２Ｊ（＝１１０１０）及び２Ｊ
＋１（＝１１０１１）から遷移する。また、時刻ｔ＋１
における状態Ｊに対して最上位ビットだけが異なる（最
上位ビットが１）時刻ｔ＋１における状態Ｊ＋Ｎ／２
も、図４に示すように、時刻ｔの同じ状態２Ｊ、２Ｊ＋
１から遷移するものである。なお、図４における＋Ｍ、
−Ｍは枝メトリック値を表している。

【０００９】図３は、このような点に基づいており、時
刻ｔのＮ個の状態の中から２つの状態のパスメトリック
値を取出してＡＣＳ処理し、この２つの状態毎の処理を
繰り返すようにしているものである。

【００１０】図３において、時刻ｔの２つの状態２Ｊ、
２Ｊ＋１に係る２つのパスメトリック値３０１（ＰＭt
（２Ｊ）、ＰＭt （２Ｊ＋１））、及び、図２の枝メト
リック計算部２０１から与えられた２つの枝メトリック
値３０２（＋Ｍ、−Ｍ）はＡＬＵ３０３に入力される。

【００１１】ＡＬＵ３０３は、まず、２つのパスメトリ
ック値ＰＭt （２Ｊ）、ＰＭt （２Ｊ＋１）及び２つの
枝メトリック値＋Ｍ、−Ｍを加算し、得られた加算結果
Ａ（Ｊ）及びＢ（Ｊ）を比較器３０４及び選択器３０５
に出力する。ここで、加算結果Ａ（Ｊ）及びＢ（Ｊ）
は、時刻ｔ＋１の状態Ｊへ至る２つのパスのパスメトリ
ック値である。

【００１２】 Ａ（Ｊ）＝ＰＭt （２Ｊ）＋（＋Ｍ） …（１） Ｂ（Ｊ）＝ＰＭt （２Ｊ＋１）＋（−Ｍ） …（２） 比較器３０４は、パスメトリック値Ａ（Ｊ）及びＢ
（Ｊ）の大小比較を行ない、この比較で勝ち残ったパス
メトリック値Ａ（Ｊ）又はＢ（Ｊ）が、選択器３０５で
選択され、時刻ｔ＋１における状態Ｊのパスメトリック
値ＰＭt+1 （Ｊ）として図２のパスメトリックメモリ部
２０３に出力される。

【００１３】ＡＬＵ３０３は、次に、２つのパスメトリ
ック値ＰＭt （２Ｊ）、ＰＭt （２Ｊ＋１）及び２つの
枝メトリック値＋Ｍ、−Ｍを減算し、得られた減算結果
Ｃ（Ｊ＋Ｎ／２）及びＤ（Ｊ＋Ｎ／２）を比較器３０４
及び選択器３０５に出力する。ここで、減算結果Ｃ（Ｊ
＋Ｎ／２）及びＤ（Ｊ＋Ｎ／２）は、時刻ｔ＋１の状態
Ｊ＋Ｎ／２へ至る２つのパスのパスメトリック値であ
る。

【００１４】 Ｃ（Ｊ＋Ｎ／２）＝ＰＭt （２Ｊ）−（＋Ｍ） …（３） Ｄ（Ｊ＋Ｎ／２）＝ＰＭt （２Ｊ＋１）−（−Ｍ） …（４） 比較器３０４は、パスメトリック値Ｃ（Ｊ＋Ｎ／２）及
びＤ（Ｊ＋Ｎ／２）の大小比較を行ない、この比較で勝
ち残ったパスメトリック値Ｃ（Ｊ＋Ｎ／２）又はＤ（Ｊ
＋Ｎ／２）が、選択器３０５で選択され、時刻ｔ＋１に
おける状態Ｊ＋Ｎ／２のパスメトリック値ＰＭt+1 （Ｊ
＋Ｎ／２）として図２のパスメトリックメモリ部２０３
に出力される。

【００１５】例えば、比較器３０４は、Ａ（Ｊ）≧Ｂ
（Ｊ）であれば「０」を、Ａ（Ｊ）＜Ｂ（Ｊ）であれば
「１」の比較結果の１ビットデータ（以下、比較結果ビ
ットと呼ぶ）を出力する。例えば、比較器３０４は、Ｃ
（Ｊ＋Ｎ／２）≧Ｄ（Ｊ＋Ｎ／２）であれば「０」を、
Ｃ（Ｊ＋Ｎ／２）＜Ｄ（Ｊ＋Ｎ／２）であれば「１」の
比較結果ビットを出力する。

【００１６】このような比較結果ビットは、選択器３０
５だけでなく、シフトレジスタ３０６に与えられる。シ
フトレジスタ３０６はデータバス３０７のデータ幅に準
じた段数を有し、比較器３０４からの比較結果ビットを
格納すると同時に、格納する前に格納されていたデータ
を１ビットシフトする。シフトレジスタ３０６への入力
データがこの段数を超えた場合、このシフトレジスタ３
０６は、図示しない命令デコーダからの制御信号により
制御され、格納するデータをパラレルデータとしてデー
タバス３０７を介して、データバス３０７のデータ幅に
準ずるデータ幅を有するデータ保存用ＲＡＭ３０８に出
力し、そのデータをデータ保存用ＲＡＭ３０８に格納さ
せる。

【００１７】このようにして、時刻０から所定の最終時
刻までの全ての状態についての比較結果ビットが求めら
れる。パスメトリックメモリ部２０３に格納されている
全状態のパスメトリック値から、所定の最終時刻におけ
る最適な状態が定まると、データ保存用ＲＡＭ３０８
（及びシフトレジスタ３０６）に格納されている比較結
果ビットに基づいて、元信号を復号する処理（一般にパ
スのバックトレースと呼ばれている）が行なわれる。従
来、バックトレースはソフトウェアによる処理により行
なわれることが多い。

【００１８】

【発明が解決しようとする課題】しかしながら、従来の
ビタビ復号方法及びビタビ復号回路は、種々の問題を有
するものであった。

【００１９】（第１の問題）原理の説明は省略するが、
パスのバックトレースを行なうソフトウェア処理の一例
を示すと以下の通りである。

【００２０】時刻ｔ＋１における最尤パス上の状態Ｊt+
1 から、前の時刻ｔにおける状態Ｊt を求めるには、最
尤パスの探索のために状態Ｊt+1 に遷移した際の比較結
果ビットｂJ の値に応じた（５）式又は（６）式の計算
を行なう。また、時刻ｔにおける元信号Ｓt の復号は、
（７）式の計算により行なう。

【００２１】 Ｊt ＝２×ｍｏｄ（Ｊt+1 ，Ｎ／２） （ｂJ ＝０の時） …（５） Ｊt ＝２×ｍｏｄ（Ｊt+1 ，Ｎ／２）＋１ （ｂJ ＝１の時） …（６） Ｓt ＝（ｉｎｔ）（Ｊt+1 ／（Ｎ／２）） …（７） ここで、Ｎは状態の総数を表す。また、ｍｏｄ（Ｘ，
Ｙ）はＸをＹで割ったときの余りを表し、（ｉｎｔ）
（Ｚ）はＺ以下の最大の整数を表す。

【００２２】これら（５）式〜（７）式の計算をソフト
ウェアで行なう場合、(1) データを記憶装置から読み出
すためのアドレス演算、(2) データの転送のための演
算、(3) 乗算やｍｏｄ計算等の算術演算、(4) ｂJ によ
る分岐等の非常に多くの演算処理が必要であり、復号に
長い時間がかかるという問題があった。

【００２３】（第２の問題）図３に示すように、ＤＳＰ
又はそれに類するＬＳＩのハードウェア構成で復号回路
を実現した場合、データ保存用ＲＡＭ３０８の構成がパ
スのバックトレースに適していない。

【００２４】データ保存用ＲＡＭ３０８は比較結果ビッ
トを格納しているが、このデータ保存用ＲＡＭ３０８は
一般にデータバス３０７に準ずるデータ幅を持つため、
このデータ保存用ＲＡＭ３０８から１ビットデータであ
る比較結果ビットを読み出すには、多くの演算が必要で
あり、このＲＡＭ以外にも、かなりの容量の読み出し専
用メモリ（以下、ＲＯＭと呼ぶ）やＲＡＭが必要とな
る。

【００２５】図５には、データ保存用ＲＡＭ３０８から
比較結果ビットを読み出すための演算の第１例及び第２
例を示す。

【００２６】第１例は、図５（Ａ）に示すように、必要
な比較結果ビットがデータ保存用ＲＡＭ３０８内のある
１ワードデータの第Ｎビットに格納されているときに、
「１」をＮビットだけ左シフトした図５（Ｂ）に示す取
出用データを形成し、データ保存用ＲＡＭ３０８から読
出した１ワードデータと取出用データとの論理和をと
り、この論理和より所望の比較結果を求めるものであ
る。すなわち、この論理和が「０」であれば比較結果ビ
ットは「０」、この論理和が「０」以外であれば比較結
果ビットは「１」とするものである。

【００２７】第２例は、図５（Ｃ）に示すように、必要
な比較結果ビットがデータ保存用ＲＡＭ３０８内のある
１ワードデータの第Ｎビットに格納されているときに、
１ワードデータを読出し、必要な比較結果ビットが最下
位ビットになるよう１ワードデータを右Ｎビットだけシ
フトし、最下位ビット以外を「０」にマスクした図５
（Ｄ）に示すデータを比較結果とするものである。

【００２８】これら２例におけるビットシフト量Ｎは、
各状態に対するテーブルとして、ＤＳＰ又はそれに類す
るＬＳＩ上のＲＡＭ又はＲＯＭに格納されており、この
ようなテーブルを予め作成しなければならないという問
題がある。

【００２９】また、上述のように、データ保存用ＲＡＭ
３０８から比較結果ビットを読み出すためには、ビット
シフト、マスク処理といった演算や、シフト量をテーブ
ルから読出し、転送するといった演算が必要となり、演
算の処理量がかなり多いという問題がある。

【００３０】第１例及び第２例以外にも、ビットシフト
又はマスク処理等の演算を省くため、比較結果ビットが
図３のシフトレジスタ３０６に格納される度にシフトレ
ジスタ３０６の内容をデータ保存用ＲＡＭ３０８に書き
込み、１ワードデータで１つの比較結果を表す方法もあ
るが、この方法では、シフトレジスタ３０６からデータ
保存用ＲＡＭ３０８への転送処理の増加、及びデータ保
存用ＲＡＭ３０８の使用量の増加が生じる。

【００３１】（第３の問題）従来技術では、比較器３０
４の比較結果ビットがシフトレジスタ３０６の段数を超
えた場合に、シフトレジスタ３０６の内容を退避させな
ければならず、データ転送という演算が必要になるとい
う問題がある。

【００３２】（第４の問題）従来技術では、比較器３０
４及びＡＬＵ３０３をハードウェア化しているため、回
路規模が大きくなるという問題がある。

【００３３】

【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明は、ある時刻のある状態に遷移し得る
前時刻の状態が２個であって、前時刻のその２個の状態
に至るまでの２つのパスメトリック値と、前時刻の２個
の状態からある時刻のある状態に至る２つの枝メトリッ
ク値とから、上記ある時刻のある状態に至る２つのパス
メトリック値を求め、求めた２つのパスメトリック値を
大小比較し、上記ある時刻のある状態に至るまでの最尤
のパスを決定すると共に、その比較結果ビットを記憶
し、パスのバックトレースを、次々と記憶された比較結
果ビットに基づいて行なって元信号を復号するビタビ復
号方法において、パスのバックトレース時に、ある状態
を表すビット列の最後尾に、当該状態に遷移した際の比
較結果ビットを付加し、この付加したビット列に基づい
て、前の状態及び復号された元信号を求めることを特徴
とする。

【００３４】また、第２の本発明は、ある時刻の２つの
状態に至るまでのパスメトリック値及び前時刻の２個の
状態からある時刻のある状態に至る２つの枝メトリック
値とから、次の時刻の所定の状態に至る２つのパスメト
リック値を求める算術・論理演算部と、求められた２つ
のパスメトリック値の大小比較を行なう比較器と、この
比較器からの比較結果ビットに基づき、算術・論理演算
部が求めた２つのパスメトリック値の一方を選択する選
択器と、比較器からの比較結果ビットを格納するパスメ
モリ部と、パスのバックトレース時に、パスメモリ部か
ら読み出された比較結果ビットを、既に格納されている
データを１ビットずつ上位にシフトさせて最下位ビット
に格納するパストレースレジスタと、パストレースレジ
スタ内のデータを用いて、パスメモリ部の読み出し番地
を発生するアドレス発生部とを、ビタビ復号回路が有す
ることを特徴とする。

【００３５】さらに、第３の本発明は、ある時刻の２つ
の状態に至るまでのパスメトリック値及び前時刻の２個
の状態からある時刻のある状態に至る２つの枝メトリッ
ク値とから、次の時刻の所定の状態に至る２つのパスメ
トリック値を求める算術・論理演算部と、求められた２
つのパスメトリック値の大小比較を行なう比較器と、こ
の比較器からの比較結果ビットに基づき、上記算術・論
理演算部が求めた２つのパスメトリック値の一方を選択
する選択器とを備えたビタビ復号回路において、算術・
論理演算部及び比較器として、同一の演算回路を時分割
で用いることを特徴とする。

【００３６】

【作用】第１〜第３の本発明は共に、ある時刻のある状
態に遷移し得る前時刻の状態が２個であって、前時刻の
その２個の状態に至るまでの２つのパスメトリック値
と、前時刻の２個の状態からある時刻のある状態に至る
２つの枝メトリック値とから、上記ある時刻のある状態
に至る２つのパスメトリック値を求め、求めた２つのパ
スメトリック値を大小比較し、上記ある時刻のある状態
に至るまでの最尤のパスを決定すると共に、その比較結
果ビットを記憶し、パスのバックトレースを、次々と記
憶された比較結果ビットに基づいて行なって元信号を復
号するビタビ復号を前提とする。

【００３７】このようなビタビ復号方式の場合、ある時
刻における状態は、次の状態に遷移した際の比較結果ビ
ットを次の状態の最後尾に付加したビット列の下位側ビ
ットで表すことができる。また、ある状態に至るパスの
各時刻の比較結果ビットを、そのある状態の最後尾に時
刻を逆に辿りながら付加したビット列（トレース値）
は、復号すべき元信号を含んでいる。

【００３８】第１の本発明は、このような特質に鑑み、
パスのバックトレース時に、ある状態を表すビット列の
最後尾に、当該状態に遷移した際の比較結果ビットを付
加し、この付加したビット列に基づいて、前の状態及び
復号された元信号を求めるようにしたものである。

【００３９】そのため、第１の本発明を実現するには、
比較結果ビットを格納する記憶部と、ある状態に至るパ
スの各時刻の比較結果ビットを、そのある状態の最後尾
に時刻を逆に辿りながら付加したビット列を格納する記
憶部を備え、これら記憶部間のデータの授受を行なえば
良い。言い換えれば、パスのバックトレースに必要な演
算は、２つの記憶部間のデータ転送及び記憶部のアドレ
ス演算のみであり、従来のような算術演算や分岐演算を
不要にできる。

【００４０】第２の本発明も、上述の特質に基づいてな
されたものであり、回路として実現したものである。第
２の本発明によれば、比較結果ビットは直接パスメモリ
部に格納されるので、レジスタからのデータの退避が不
要である。

【００４１】ここで、パスメモリ部が、１ビット単位で
番地が割り振られているものであると、比較結果ビット
をビットシフトやマスク等の演算を行なうことなく読み
出すことができる。

【００４２】第３の本発明は、ある時刻の２つの状態に
至るまでのパスメトリック値及び前時刻の２個の状態か
らある時刻のある状態に至る２つの枝メトリック値とか
ら、次の時刻の所定の状態に至る２つのパスメトリック
値を求める算術・論理演算部と、求められた２つのパス
メトリック値の大小比較を行なう比較器とは、演算を行
なうという点では同種のものであることに基づき、算術
・論理演算部及び比較器として、同一の演算回路を時分
割で用いることとし、回路の小規模化を図ったものであ
る。

【００４３】

【実施例】

（Ａ）第１実施例 以下、本発明の第１実施例を図面を参照しながら詳述す
る。この第１実施例は、パスのバックトレースのハード
ウェア処理又はソフトウェア処理を実現できる方式であ
る。

【００４４】図１は、第１実施例の機能的構成を示すも
のであり、上述した図３に示した構成部分に相当する部
分を示している。この第１実施例では、かかる部分に相
当する部分は、ＡＣＳ部１０１、第１及び第２の記憶部
１０２及び１０３でなっている。なお、第１及び第２の
記憶部１０２及び１０３は、その書込み及び読出しの制
御構成を含むものとする。

【００４５】ＡＣＳ部１０１は、ハードウェア及びソフ
トウェアのいずれで実現されていても良いものである。
仮に、ハードウェアで実現される場合は、詳細構成の図
示は図１では省略しているが（図３参照）、従来と同様
に、２つのパスメトリック値３０１、２つの枝メトリッ
ク値３０２、ＡＬＵ３０３、比較器３０４及び選択器３
０５からなり、比較結果ビットを第１の記憶部１０２に
出力する。

【００４６】第１の記憶部１０２には、状態遷移時には
ＡＣＳ部１０１から比較結果ビットが与えられ、また、
パスのバックトレース時には第２の記憶部１０３から当
該第２の記憶部１０３内の状態を示す値（以下、状態値
と呼ぶ）が与えられる。第１の記憶部１０２は、ＡＣＳ
部１０１から与えられた比較結果ビットを格納する。ま
た、第１の記憶部１０２は、第２の記憶部１０３から状
態値が与えられたときには、その状態値に応じた格納し
ている比較結果ビットを第２の記憶部１０３に出力す
る。

【００４７】第２の記憶部１０３は、パスのバックトレ
ース時に機能するものであり、第１の記憶部１０２から
入力された比較結果ビットを格納し、格納した比較結果
ビットを用いて前の状態値を求め、この状態値を第１の
記憶部１０２に出力する。

【００４８】次に、第１実施例の動作原理について、拘
束長６（状態数３２）の畳み込み符号を例にして説明す
る。

【００４９】図６は、拘束長６（状態数３２）の畳み込
み符号のトレリス図の一部を示している。

【００５０】図６において、ｔ、ｔ＋１、ｔ＋２、ｔ＋
３、ｔ＋４、ｔ＋５は時刻を表し、「０」又は「１」を
用いて表された５ビットの値はそれぞれ状態を示してい
る。ある時刻の状態から次の時刻の状態へ遷移する枝に
付加された「０」又は「１」は、その遷移に係るＡＣＳ
部１０１からの比較結果ビットであり、この比較結果ビ
ットが付与された枝の方が次の時刻のある状態へ遷移す
る２つの枝のうち選択された側である。

【００５１】図４を用いて上述したように、時刻ｔ＋５
における状態００００１のパスメトリック値Ａ（０００
０１）は、時刻ｔ＋４における状態０００１０のパスメ
トリック値ＰＭt+4 （０００１０）及び状態０００１０
から状態００００１に至る枝メトリック値の加算結果で
あり、時刻ｔ＋５における状態００００１のパスメトリ
ック値Ｂ（００００１）は、時刻ｔ＋４における状態０
００１１のパスメトリック値ＰＭt+4 （０００１１）及
び状態０００１１から状態００００１に至る枝メトリッ
ク値の加算結果である。

【００５２】時刻ｔ＋５における状態００００１に遷移
する場合の比較結果ビットは、時刻ｔ＋５における尤度
比較によっており、該尤度はパスメトリック値Ａ（００
００１）及びＢ（００００１）として示され、Ａ（００
００１）の尤度がＢ（００００１）より高ければ
「０」、低ければ「１」である。尤度の高い、低いは、
パスメトリック値又は枝メトリック値の算出方法による
が、パスメトリック値の大きいものを尤度が高いとした
場合、Ａ（００００１）≧Ｂ（００００１）であれば
「０」、Ａ（００００１）＜Ｂ（００００１）であれば
「１」となり、一方、パスメトリック値の小さいものを
尤度が高いとした場合、Ａ（００００１）≧Ｂ（０００
０１）であれば「１」、Ａ（００００１）＜Ｂ（０００
０１）であれば「０」となる。以降の説明では前者を用
いて行なう。

【００５３】このようにして時刻ｔ＋５における状態０
０００１に遷移した際の比較結果ビットが分かれば時刻
ｔ＋４における状態も分かる。すなわち、時刻ｔ＋５に
おける状態００００１に遷移した際の比較結果ビットが
「０」である場合、時刻ｔ＋４における状態は０００１
０となる。

【００５４】ここで、時刻ｔ＋４における状態０００１
０に注目する。この状態０００１０は、時刻ｔ＋５にお
ける状態００００１の最後尾に、前述の比較結果ビット
０を付加したビット列００００１０の下位５ビットで与
えられている。

【００５５】一般に、拘束長ｋの畳み込み符号における
状態は（ｋ−１）ビットで表せる。例えば、ある時刻ｔ
における状態がＪの場合、時刻ｔ−１における状態Ｉ
（Ｉは２Ｊ又は２Ｊ＋１）は、状態Ｊに遷移した際の比
較結果ビットを状態Ｊの最後尾に付加したビット列の下
位（ｋ−１）ビットで表すことができる。

【００５６】ある状態に至るパスの時刻が異なる比較結
果ビットを、そのある状態の最後尾に時刻を逆に辿りな
がら付加したビット列をトレース値と呼ぶ。時刻を１つ
だけ前に辿ったトレース値の最上位ビットは、ある状態
の１つ前の状態における畳み込み符号器への入力であ
り、これは復号すべき元信号を表している。

【００５７】以下、同様に、時刻ｔ＋３以前の状態につ
いても順次求めることができる。図６に示した例では、
時刻ｔ＋４における状態０００１０に遷移した際の比較
結果ビットは「１」であり、トレース値の最後尾に
「１」を付加した値００００１０１の下位５ビットの値
００１０１が時刻ｔ＋３における状態である。

【００５８】また、時刻ｔ＋３における状態００１０１
に遷移した際の比較結果ビットは「１」であり、トレー
ス値の最後尾に「１」を付加した値００００１０１１の
下位５ビットの値の０１０１１が時刻ｔ＋２における状
態である。

【００５９】このようにして、時刻ｔまでパスのバック
トレースを行なうと、トレース値は００００１０１１０
１となる。このトレース値の下位５ビットの値０１１０
１が、時刻ｔにおける状態を示し、残りのデータ０００
０１を下位ビットから上位ビットに向かって読んだ値
１、０、０、０、０が復号すべき元信号である。

【００６０】第１実施例は、このような原理を利用して
パスのバックトレースを行なうものである。拘束長ｋの
畳み込み符号におけるパスのバックトレースは、次のよ
うに行なう。

【００６１】第１の記憶部１０２にＡＣＳ部１０１から
の比較結果ビットが全ての時刻及び状態について格納さ
れている状態からパスのバックトレースを開始する。ま
た、パスメトリックメモリ部２０３に格納されている最
終時刻の全状態のパスメトリック値から、最終時刻にお
ける最適な状態が定め、この最終時刻の状態を第２の記
憶部１０３に設定してパスのバックトレースを開始す
る。第２の記憶部１０３は、上述したトレース値を格納
する記憶部になっている。

【００６２】まず、次の(a) 〜(c) の処理を時刻０にな
るまで時刻を遡って繰返す。

【００６３】(a) 第２の記憶部１０３に格納されている
データ（トレース値）の下位（ｋ−１）ビットでなる状
態値を第１の記憶部１０２に与え、その状態値の状態に
遷移した際の比較結果ビットを第１の記憶部１０２から
読み出す。

【００６４】(b) 読み出した比較結果ビットを第２の記
憶部１０３のトレース値の最後尾に付加する。

【００６５】(c) この付加したデータ（トレース値）の
下位（ｋ−１）ビットを前の時刻の状態とする。

【００６６】このような処理を時刻０まで行なうと、次
に、第２の記憶部１０２のデータ（トレース値）の下位
（ｋ−１）ビット以外の残りのデータを下位から上位に
向かって読み、復号された元信号として出力する。

【００６７】従来のビタビ復号処理を行なうＤＳＰ又は
それに類するＬＳＩにおいては、パスのバックトレース
を行なうには、第１の問題として上述したように、アド
レス演算、データ転送、算術演算及び分岐という多数の
演算処理が必要である。

【００６８】第１実施例によれば、第１及び第２の記憶
部１０２及び１０３を設け、この記憶部間のデータ転送
のみでパスのバックトレースを行なっているので、従来
に比較して算術演算及び分岐の演算処理を削減でき、復
号時間を短縮でき、また、構成を簡単なものとすること
ができる。

【００６９】なお、この第１実施例について言えば、第
１の記憶部１０２として従来のデータ保存用ＲＡＭ３０
８を適用できる。

【００７０】（Ｂ）第２実施例 次に、本発明の第２実施例を図面を参照しながら詳述す
る。この第２実施例は、ＡＣＳ機能やパスのバックトレ
ースを行なう機能を、ＤＳＰ又はそれに類するＬＳＩ上
にハードウェアとして搭載した演算回路（ビタビ復号回
路の一部）であり、その構成を図７に示している。な
お、図７において、図３との同一部分には同一符号を付
して示している。図７に示した構成以外のビタビ復号回
路の構成はハードウェア的であっても良く、ソフトウェ
ア的であっても良い。また、図７に示した構成はハード
ウェアを意識しているものであるが、その一部がソフト
ウェア的であっても良い。

【００７１】図７において、この第２実施例の回路は、
２つのパスメトリック値３０１、２つの枝メトリック値
３０２、算術及び論理演算部（以下、ＡＬＵと呼ぶ）３
０３、比較器３０４及び選択器３０５等の図３に示す従
来回路と同様な構成を有すると共に、さらに、パスメモ
リ部７０６、パストレースレジスタ７０７及びアドレス
発生部（以下、ＡＧＵと呼ぶ）７０８を有する。言い換
えると、この第２実施例の回路は、図３に示す従来回路
におけるシフトレジスタ３０６、データバス３０７及び
汎用的なデータ保存用ＲＡＭ３０８の部分を、パスメモ
リ部７０６、パストレースレジスタ７０７及びＡＧＵ７
０８に置き換えたものである。

【００７２】従って、ＡＣＳの処理は従来回路と同様に
なされる。ある時刻の２つの状態に係る２つのパスメト
リック値３０１、及び、図２の枝メトリック計算部２０
１から与えられた２つの枝メトリック値３０２はＡＬＵ
３０３に入力され、これら２つのパスメトリック値３０
１及び２つの枝メトリック値３０２がＡＬＵ３０３にお
いて加算され、また、減算される。２つの加算結果は、
比較器３０４によって大小比較され、この比較で勝ち残
ったパスメトリック値（加算結果）が選択器３０５で選
択され、次の時刻における所定状態のパスメトリック値
として図２のパスメトリックメモリ部２０３に出力さ
れ、２つの減算結果に対しても同様な処理がなされる。
比較器３０４による比較結果を表すビットデータ（比較
結果ビット）は出力される。

【００７３】この第２実施例の場合、比較器３０４から
の比較結果ビットはパスメモリ部７０６に出力される。

【００７４】次に、この第２実施例が特徴とする構成要
素であるパスメモリ部７０６、パストレースレジスタ７
０７及びＡＧＵ７０８について説明する。

【００７５】パスメモリ部７０６は、入力された比較結
果ビットを格納するものである（機能的に言えば従来の
シフトレジスタ３０６も適用可能である）。また、この
パスメモリ部７０６は、パスのバックトレースを行なう
際に、内部に格納されたこの比較結果ビットを適宜読み
出し、パストレースレジスタ７０７に出力するものであ
る。

【００７６】パストレースレジスタ７０７は、所定段数
のシフトレジスタでなり、格納されているデータ（トレ
ース値）を上位側に１ビットだけシフト（左１ビットシ
フト）を行なった後、パスメモリ部７０６からの入力デ
ータ（比較結果ビット）を最下位ビットに格納するもの
である。また、パストレースレジスタ７０７は、内部に
格納されたデータの下位の所定ビット数（状態値）だけ
読み出し、ＡＧＵ７０８に出力するものである。

【００７７】ＡＧＵ７０８は、パストレースレジスタ７
０７からのデータ、及び、当該ＡＧＵ７０８内部の図示
しないアドレスレジスタの値を用いて、パスメモリ部７
０６の番地を発生し、パスメモリ部７０６の番地指定を
行なう。ＡＧＵ７０８における番地の加算量又は減算量
等は、図示しない外部の命令デコーダにより制御でき
る。また、ＡＧＵ７０８は、ＤＳＰ又はそれに類するＬ
ＳＩに一般に内蔵されるアドレス演算ユニットを用いる
ことも可能である。

【００７８】図８はパスメモリ部７０６の一構成例を示
すものであり、また、図９はパストレースレジスタ７０
７の一構成例を示すものである。ここでは、一例とし
て、拘束長ｋ＝６（状態数３２）、時刻ｔ＝０〜８８の
畳み込み符号のビタビ復号の場合について示している。

【００７９】パスメモリ部７０６は、ここでは、１ビッ
ト単位にアクセスできるものであり、１×Ｍビット（Ｍ
＝３２×８９）の記憶回路であるため構造上は１次元配
列であるが、理解を容易にするために、図８においては
２次元配列として表記している。縦に状態を表す０００
００（０）から１１１１１（３１）までの３２個、横に
時刻を表す０００００００（０）から１０１１０００
（８８）までの８９個の１ビットの記憶素子を並べた形
になっており、このパスメモリ部７０６の番地は横７ビ
ット縦５ビットの順に並べて００００００００００００
〜１０１１０００１１１１１の１２ビットで表すことが
できる。

【００８０】パストレースレジスタ７０７を構成するシ
フトレジスタは、上述したトレース値を格納するもので
あるので、トレース値のビット数が最も多くなる時刻０
のトレース値を格納できる段数が必要である。すなわ
ち、時刻の総数８９と、時刻８９での状態（バックトレ
ースの初期状態）を表すビット数５との和である９４ビ
ット以上の段数が必要である。

【００８１】次に、拘束長ｋ＝６（状態数３２）、時刻
ｔ＝０〜８８の畳み込み符号をビタビ復号する動作を説
明する。

【００８２】図７において、受信系列に応じて状態が遷
移していくときには、パスメモリ部７０６には各時刻の
各状態に対する比較器７０４からの比較結果ビット
「０」又は「１」が次々と与えられ、パスメモリ部７０
６は時刻及び状態によって定まる番地にその比較結果ビ
ットを次々と格納する。

【００８３】例えば、時刻０における状態０に遷移した
際の比較結果ビットは、パスメモリ部７０６の番地００
００００００００００に格納され、また、時刻４２にお
ける状態３１に遷移した際の比較結果ビットは、「４
２」がビット列０１０１０１０、「３１」がビット列１
１１１１で表されるため、パスメモリ部７０６の番地０
１０１０１０１１１１１に格納される。

【００８４】このような比較結果ビットの格納動作を時
刻ｔ＝８８までの全状態について実行すると、次に、パ
スのバックトレースを行なって元信号を復号する。パス
のバックトレース手順Ｔ１〜Ｔ１０は、以下の通りであ
る。

【００８５】Ｔ１：時刻ｔ＝８８の全状態の中で最もパ
スメトリック値の大きい状態（最尤状態）を選択し、こ
の状態からパスのバックトレースを行なう。図８は、状
態００１１１（７）が最もパスメトリック値の大きい状
態であるとしている。

【００８６】Ｔ２：パストレースレジスタ７０７の最下
位５ビットに最終時刻ｔ＝８８の最もパスメトリック値
の大きい状態を表す５ビットを格納する。ここでは、０
０１１１が入る。

【００８７】Ｔ３：パスメモリ部７０６に格納されてい
る、時刻ｔ＝８８（１０１１０００）における状態００
１１１に遷移した際の比較結果ビットを読む。すなわ
ち、パスメモリ部７０６の番地１０１１０００００１１
１に格納されている値「１」を読み出す。

【００８８】Ｔ４：この比較結果ビットを、パストレー
スレジスタ７０７の内容を左１ビットシフトした後最下
位ビットに格納する。この例では「１」が入る。

【００８９】Ｔ５：パストレースレジスタ７０７に格納
されたデータの下位５ビットで状態を表現する。ここで
は０１１１１になり、この値０１１１１が時刻ｔ＝８７
における状態値である。

【００９０】Ｔ６：パスメモリ部７０６に格納されてい
る時刻ｔ＝８７（１０１０１１１）における状態０１１
１１に遷移する場合の比較結果ビットを読む。すなわ
ち、パスメモリ部７０６の番地１０１０１１１０１１１
１に格納されている値「０」を読み出す。

【００９１】Ｔ７：この比較結果ビットをパストレース
レジスタ７０７の内容を左１ビットシフトした後最下位
ビットに格納する。この例では「０」が入る。

【００９２】Ｔ８：パストレースレジスタ７０７に格納
されたデータの下位５ビットで状態を表現する。ここで
は１１１１０になり、この値１１１１０が時刻ｔ＝８６
における状態値である。

【００９３】Ｔ９：以下、同様にして、パスメモリ部７
０６に格納されている値（比較結果ビット）を読出し、
パストレースレジスタ７０７に格納しながら１時刻前の
状態値を求める。

【００９４】Ｔ１０：時刻０までのトレース終了後、パ
ストレースレジスタ７０７に格納されているデータの下
位５ビット１１１０１（時刻０におけるパスの状態を表
している）以外の残りのデータを下位から上位に読み、
その読んだ値００１０…０１１００１１１１００を最終
的なビタビ復号結果として出力する。

【００９５】以上のように手順Ｔ１〜Ｔ１０の手順によ
って、この第２実施例においては、第１実施例の第１の
記憶部１０２及び第２の記憶部１０３の特化回路とし
て、それぞれパスメモリ部７０６及びパストレースレジ
スタ７０７を用い、パスのバックトレースを行なうこと
ができる。

【００９６】次に、ＡＧＵ７０７の構成例について説明
する。ここで、図７との同一部分に同一符号を付した図
１０はＡＧＵ７０７の構成例を示している。なお、図１
０に示した構成例の考え方（アドレス指定方法）はソフ
トウェアによって実現されても良い。

【００９７】図１０において、ＡＧＵ７０７は、アドレ
スレジスタ１００１、アドレス加算器１００２及びアド
レス減算器１００３から構成されている。

【００９８】図１０に示す詳細構成を有するＡＧＵ７０
７の動作を、上述した手順Ｔ１〜Ｔ１０を例に説明す
る。

【００９９】アドレスレジスタ１００３には、初期値と
して１０１１００００００００が格納され、パストレー
スレジスタ７０７の下位５ビットには最終時刻ｔ＝８８
の最もパスメトリック値の大きい状態を表す５ビット
（００１１１）が格納される（Ｔ１、Ｔ２）。アドレス
レジスタ１００３の初期値１０１１００００００００は
時刻ｔが８８であって状態が０を表しているが、状態０
は後述するように無意味なもの（ダミー値）である。

【０１００】次に、パストレースレジスタ７０７の下位
５ビット及びアドレスレジスタ１００１の内容は、アド
レス加算器１００２により加算される。加算結果１０１
１０００００１１１は、時刻ｔ＝８８における状態００
１１１に遷移した際の比較結果ビット「１」が格納され
ているパスメモリ部７０６の番地である。この番地に格
納されている比較結果ビット「１」は読み出され、パス
トレースレジスタ７０７の内容を左１ビットシフト後、
パストレースレジスタ７０７の最下位ビットに格納され
る（Ｔ３〜Ｔ５）。

【０１０１】アドレスレジスタ１００１の内容は、アド
レス減算器１００３により１０００００（３２）だけ減
算され、１０１０１１１０００００となる。この減算
は、アドレスレジスタ１００１の内容のうち時刻ｔを表
す上位７ビットの値を１段階だけ小さくしていることに
該当し、言い換えると、時刻を１つ前にしている。減算
後のアドレスレジスタ１００１の内容及びパストレース
レジスタ７０７の下位５ビット０１１１１を加算する。
この加算結果１０１０１１１０１１１１は、時刻ｔ＝８
７における状態０１１１１に遷移した際の比較結果ビッ
トが格納されているパスメモリ部７０６の番地となる
（Ｔ６）。

【０１０２】以下、同様に、パスメモリ部７０６の番地
は指定され、比較結果ビットはパストレースレジスタ７
０７に格納されていく（Ｔ７〜Ｔ１０）。

【０１０３】図１１に、図１０に示す詳細構成を有する
ＡＧＵ７０８の動作を示したフローチャートである。

【０１０４】まず、アドレスレジスタ１００１に初期値
１０１１００００００００にセットする（ステップＳＰ
１）。次に、最終時刻ｔ＝８８における最大のパスメト
リック値を持つ状態をパストレースレジスタ７０７の下
位５ビットに格納する（ステップＳＰ２）。

【０１０５】パストレースレジスタ７０７の下位５ビッ
ト及びアドレスレジスタ１００１の内容をアドレス加算
器１０２によって加算し、加算結果により、パスメモリ
部７０６の番地指定を行ない、この番地に格納されてい
る比較結果ビットを読み出す（ステップＳＰ３）。次
に、パストレースレジスタ７０７を左１ビットシフトさ
せた後、読み出した比較結果ビットをパストレースレジ
スタ７０７の最下位ビットに格納する（ステップＳＰ
４）。

【０１０６】次に、アドレスレジスタ１００１の内容が
００００００１０００００（３２）以上か否かを判別
し、言い換えると時刻ｔ＝０についての処理を終了した
か否かを判別し（ステップＳＰ５）、００００００１０
００００（３２）より小さければ（時刻ｔ＝０について
の処理を終了していれば）、パスのバックトレースは終
了し、それ以外であれば、アドレスレジスタ１００１の
内容をアドレス減算器１００３によって１０００００
（３２）だけ減算し（ステップＳＰ６）、上述したステ
ップＳＰ３の処理に戻る。

【０１０７】なお、例えば、図１０におけるアドレスレ
ジスタ１００１として時刻だけのビット列を格納するも
のを適用し、アドレス減算器１００３として１デクリメ
ントのものを適用し、アドレス加算器１００２に代え
て、パストレースレジスタ７０７の下位５ビットが下位
５ビットに設定され、アドレスレジスタ１００１のビッ
ト列がそれより上位に設定されるレジスタを適用して、
ＡＧＵ７０８を構成しても良い。

【０１０８】以上のように、この第２実施例によれば、
ビタビ復号処理の中のパスのバックトレースを行なうハ
ードウェアをＤＳＰ又はそれに類するＬＳＩ上に搭載す
ることができる。

【０１０９】また、従来では、ＡＣＳ部の比較結果ビッ
トを格納する記憶部（パスメモリ部）として、あるデー
タ幅を持つデータ保存用ＲＡＭを用いていたため、パス
メモリ部内の１ビットの比較結果ビットの読み出しビッ
トシフト又はマスク処理の演算が必要であったり、１ビ
ットのデータをデータ保存用ＲＡＭの１ワードに展開す
ることが必要であったり、データ保存用ＲＡＭの使用量
が増大していたが、この第２実施例によれば、比較結果
ビットを格納する記憶部として１ビットデータの書き込
み及び読み出しが可能なパスメモリ部７０６を用いてい
ることにより、ビットシフト及びマスク処理の演算の削
減、及びＲＡＭ又はＲＯＭの使用量の削減を図ることが
できる。

【０１１０】さらに、従来、ＤＳＰ又はそれに類するＬ
ＳＩではＡＣＳ部の比較結果ビットは、データバスのデ
ータ幅に準ずる段数のシフトレジスタに一時格納され、
比較結果ビットがこのシフトレジスタの段数を超えた場
合に、シフトレジスタの内容をデータ保存用ＲＡＭへ退
避しなければならず、この退避のためデータ転送処理が
必要であったが、この第２実施例によれば、ＡＣＳ部の
比較結果ビットは直接パスメモリ部７０６に格納される
ため、退避処理は必要なく、データ転送処理を削減でき
る。

【０１１１】（Ｃ）第３実施例 次に、本発明の第３実施例を図面を参照しながら詳述す
る。この第３実施例は、ＡＣＳ部のハードウェア規模の
削減を意図したものであり、その構成を図１２に示して
いる。なお、図１２において、図３及び図７との同一、
対応部分には同一符号を付して示している。

【０１１２】図１２に示すように、この第３実施例は、
パスのバックトレースを行なうハードウェア構成部分で
あるパスメモリ部７０６、パストレースレジスタ７０７
及びＡＧＵ７０８は第２実施例と同一であり、ＡＣＳ部
の構成が第２実施例と異なっている。第３実施例のＡＣ
Ｓ部は、２つのパスメトリック値３０１、２つの枝メト
リック値３０２、算術及び論理演算部（以下、ＡＬＵと
呼ぶ）３０３、加減算・比較器１２０３及び選択器３０
５で構成されている。

【０１１３】この第３実施例においては、ある時刻の２
つの状態に係る２つのパスメトリック値３０１、及び、
図２の枝メトリック計算部２０１から与えられた２つの
枝メトリック値３０２は加減算・比較器１２０３に入力
される。

【０１１４】加減算・比較器１２０３は、例えば図１３
に示す詳細構成を有し、２つのパスメトリック値及び２
つの枝メトリック値の加算及び減算を時分割で行なう。
２つの加算結果は選択器３０５に入力され、また、当該
加減算・比較器１２０３にフィードバックされる。加減
算・比較器１２０３は、入力された２つの加算結果を減
算し、この減算結果の正負を表す１ビットデータを、比
較結果ビットとしてパスメモリ部７０６及び選択器３０
５に出力する。同様に、２つの減算結果は選択器３０５
に入力され、また、当該加減算・比較器１２０３にフィ
ードバックされる。また、加減算・比較器１２０３は、
入力された２つの減算結果を減算し、この減算結果の正
負を表す１ビットデータを、比較結果ビットとしてパス
メモリ部７０６及び選択器３０５に出力する。

【０１１５】なお、加減算・比較器１２０３の入力側に
は、図示は省略するが（図１３においても図示せず）、
２つのパスメトリック値３０１及び２つの枝メトリック
値３０２と、フィードバックされたデータとの入力選択
を行なう選択器が設けられている。

【０１１６】選択器３０５は、加減算・比較器１２０３
から出力された２つのパスメトリック値（２つの加算結
果又は２つの減算結果）のうち一方を、加減算・比較器
１２０３からの比較結果ビットに基づいて選択し、パス
メトリックメモリ部２０１（図２参照）に出力する。

【０１１７】パスメモリ部７０６は、加減算・比較器１
２０３からの比較結果ビット（正負データ）を格納す
る。第３実施例のパスメモリ部７０６に格納された比較
結果ビットは、第２実施例のパスメモリ部７０６に格納
された比較結果ビットと同様に、パスのバックトレース
に使用される。すなわち、パスのバックトレースについ
ては第３実施例は第２実施例と全く同一である。

【０１１８】以上のように、第３実施例は、第２実施例
のＡＬＵ３０３及び比較器３０４を、加減算・比較器１
２０３に置き換えたものである。ＡＬＵ３０３は、２つ
のパスメトリック値（２つの加算結果又は２つの減算結
果）を求めるための演算構成を内部に備えており、ま
た、比較器３０４は、２つのパスメトリック値（２つの
加算結果又は２つの減算結果）の大小を判別するための
演算構成を内部に備えている。ＡＬＵ３０３も比較器３
０４も演算構成を備えているので、これらを共通化すれ
ば、ＡＣＳ部のハードウェア構成を削減できる。このよ
うな観点から構成されたのが、加減算・比較器１２０３
である。

【０１１９】加減算・比較器１２０３は、２つのパスメ
トリック値を求める際の演算処理と、２つのパスメトリ
ック値の大小を判別する際の演算処理とを、図示しない
クロック（又は命令デコーダからの出力）によって切り
分けている。

【０１２０】加減算・比較器１２０３の一構成例を図１
３を参照しながら説明する。図１３において、加減算・
比較器１２０３は、２個の加減算器１３０１及び１３０
２と、２個の切り替え器１３０５及び１３０６とからな
り、加減算器１３０１からの演算出力、及び、桁上がり
／桁下がり出力が切り替え器１３０５に与えられ、加減
算器１３０２からの演算出力、及び、桁上がり／桁下が
り出力が切り替え器１３０６に与えられるようになされ
ている。

【０１２１】次に、加減算・比較器１２０３の動作を、
２つのパスメトリック値及び２つの枝メトリック値を加
算して次の時刻の状態のパスメトリック値（加算結果）
を得る場合を例に説明する。

【０１２２】ＡＬＵ動作モードにおいては、各加減算器
１３０１、１３０２には、２つのパスメトリック値及び
２つの枝メトリック値が入力され、各加減算器１３０１
及び１３０２はそれぞれ、対応するパスメトリック値及
び枝メトリック値を加算する。この加算結果、及び、そ
れぞれの桁上がり／桁下がり出力１３０３及び１３０４
は、対応する切り替え器１３０５、１３０６に入力され
る。各切り替え器１３０５、１３０６は、このときには
無効とされており、対応する加減算器１３０１、１３０
２からの加算結果を選択して選択器３０５に出力する。

【０１２３】また、クロック等によって比較動作モード
になったときには、上述した各加減算器１３０１、１３
０２からの計２つの加算結果は加減算器１３０２に入力
され、各加減算器１３０１、１３０２からの計２つの加
算結果は桁上がり／桁下がり出力１３０３及び１３０４
は加減算器１３０１に入力される。このときには、各加
減算器１３０１、１３０２によって減算が実行され、両
加減算器１３０１及び１３０２は１個の加算器として振
舞って減算を行なう。すなわち、加減算器１３０１が上
位側の減算を、加減算器１３０２が下位側の減算を担
う。このとき、加減算器１３０１から出力された桁上が
り／桁下がり出力（符号ビット）は、比較動作モードの
設定により桁上がり／桁下がり出力を選択指令の出力端
子に導くように設定されている（有効とされている）切
り替え器１３０５を通過して、選択器３０５及びパスメ
モリ部７０６に比較結果ビットとして出力される。

【０１２４】加減算・比較器１２０３は、２つのパスメ
トリック値及び２つの枝メトリック値を減算して次の時
刻の状態のパスメトリック値（減算結果）を得る場合
も、同様に動作する。

【０１２５】なお、比較結果ビット（符号ビット）を求
める次の時刻の２つのパスメトリック値間の減算を、一
方の加減算器１３０１又は１３０２だけが担うように、
加減算・比較器１２０３を構成しても良い。

【０１２６】従来では、図３に示すように、ＡＣＳ部に
はＡＬＵと比較器の２種類の演算器が必要であったが、
この第３実施例によれば、２値の比較に減算を用い、そ
の差の符号ビットを比較器の比較結果ビットとしている
ので、ＡＬＵ及び比較器として同一の演算回路を適用で
きる。その結果、ＤＳＰ又はそれに類するＬＳＩ上にＡ
ＣＳ部を搭載するとき、従来に比してハードウェアの削
減が見込まれる。

【０１２７】なお、図３に示した従来構成に、この第３
実施例の特徴構成を適用しても良い。すなわち、比較結
果ビットの格納構成が従来技術であっても良い。

【０１２８】（Ｄ）他の実施例 本発明の用途は、移動通信や衛星通信等に限定されず、
情報処理用であっても良い。また、畳み込み符号の拘束
長も任意であって良い。

【０１２９】上記各実施例の特徴を損ねないならば、各
部がハードウェアで構成されてもソフトウェアで構成さ
れても構わない。

【０１３０】

【発明の効果】以上のように、第１及び第２の本発明に
よれば、ある時刻における状態は、次の状態に遷移した
際の比較結果ビットを次の状態の最後尾に付加したビッ
ト列の下位側ビットで表すことができ、また、ある状態
に至るパスの各時刻の比較結果ビットを、そのある状態
の最後尾に時刻を逆に辿りながら付加したビット列（ト
レース値）は、復号すべき元信号を含んでいるという特
質に鑑み、ビタビ復号方法及びビタビ復号回路を構成し
たので、従来に比して、復号に必要な演算を少なくでき
ると共に、構成要素を削減することができる。

【０１３１】また、第３の本発明によれば、ある時刻の
２つの状態に至るまでのパスメトリック値及び２つの枝
メトリック値とから、次の時刻の所定の状態に至る２つ
のパスメトリック値を求める算術・論理演算部と、求め
られた２つのパスメトリック値の大小比較を行なう比較
器とは、演算を行なうという点では同種のものであるこ
とに基づき、算術・論理演算部及び比較器として、同一
の演算回路を時分割で用いるようにしたので、回路規模
を小さくできる。

【図面の簡単な説明】

【図１】第１実施例の構成を示すブロック図である。

【図２】ビタビ復号回路の全体構成を示すブロック図で
ある。

【図３】従来のビタビ復号回路の一部構成を示すブロッ
ク図である。

【図４】畳み込み符号に関する状態の遷移を表すトレリ
ス図である。

【図５】従来のデータ保存用ＲＡＭから比較結果ビット
を読み出すための演算例を示す図である。

【図６】拘束長６の畳み込み符号のトレリス図である。

【図７】第２実施例の構成を示すブロック図である。

【図８】図７におけるパスメモリ部の構成例を示す図で
ある。

【図９】図７におけるパストレースレジスタの構成例を
示す図である。

【図１０】図７におけるＡＧＵの構成例（又はアドレス
指定方法）を示すブロック図である。

【図１１】図１０の処理を示すフローチャートである。

【図１２】第３実施例の構成を示すブロック図である。

【図１３】図１２における加減算・比較器の構成例を示
すブロック図である。

【符号の説明】

１０１…ＡＣＳ部、１０２…第１の記憶部（比較結果ビ
ットの記憶部）、１０３…第２の記憶部（トレース値の
記憶部）、３０１…２つのパスメトリック値、３０２…
２つの枝メトリック値、３０３…ＡＬＵ（算術・論理演
算部）、３０４…比較器、３０５…選択器、７０６…パ
スメモリ部、７０７…パストレースレジスタ、７０８…
ＡＧＵ（アドレス発生部）、１００１…アドレスレジス
タ、１００２…アドレス加算器、１００３…アドレス減
算器、１２０３…加減算・比較器、１３０１、１３０２
…加減算器、１３０４、１３０５…切り替え器。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ある時刻のある状態に遷移し得る前時刻
   の状態が２個であって、前時刻のその２個の状態に至る
   までの２つのパスメトリック値と、前時刻の２個の状態
   からある時刻のある状態に至る２つの枝メトリック値と
   から、上記ある時刻のある状態に至る２つのパスメトリ
   ック値を求め、求めた２つのパスメトリック値を大小比
   較し、上記ある時刻のある状態に至るまでの最尤のパス
   を決定すると共に、その比較結果ビットを記憶し、パス
   のバックトレースを、次々と記憶された上記比較結果ビ
   ットに基づいて行なって元信号を復号するビタビ復号方
   法において、 パスのバックトレース時に、ある状態を表すビット列の
   最後尾に、当該状態に遷移した際の比較結果ビットを付
   加し、この付加したビット列に基づいて、前の状態及び
   復号された元信号を求めることを特徴としたビタビ復号
   方法。
2. 【請求項２】 ある時刻の２つの状態に至るまでのパス
   メトリック値及び前時刻の２個の状態からある時刻のあ
   る状態に至る２つの枝メトリック値とから、次の時刻の
   所定の状態に至る２つのパスメトリック値を求める算術
   ・論理演算部と、 求められた２つのパスメトリック値の大小比較を行なう
   比較器と、 この比較器からの比較結果ビットに基づき、上記算術・
   論理演算部が求めた２つのパスメトリック値の一方を選
   択する選択器と、 上記比較器からの比較結果ビットを格納するパスメモリ
   部と、 パスのバックトレース時に、上記パスメモリ部から読み
   出された上記比較結果ビットを、既に格納されているデ
   ータを１ビットずつ上位にシフトさせて最下位ビットに
   格納するパストレースレジスタと、 上記パストレースレジスタ内のデータを用いて、上記パ
   スメモリ部の読み出し番地を発生するアドレス発生部と
   を有することを特徴とするビタビ復号回路。
3. 【請求項３】 上記パスメモリ部が、１ビット単位で番
   地が割り振られているものであることを特徴とする請求
   項２に記載のビタビ復号回路。
4. 【請求項４】 上記パスメモリ部の番地が、時刻を規定
   するビット列と状態を規定するビット列とを繋げたビッ
   ト列でなり、 上記アドレス発生部が、 上記パスメモリ部の読み出し番地の時刻を規定するビッ
   ト列を少なくとも記憶するアドレスレジスタと、 上記パストレースレジスタ内の読み出し番地の状態を規
   定するビット列と、上記アドレスレジスタの読み出し番
   地の時刻を規定するビット列とを合成して読み出し番地
   を形成するアドレス合成部と、 上記アドレスレジスタの読み出し番地の時刻を規定する
   ビット列を更新する時刻アドレス更新部とでなることを
   特徴とする請求項３に記載のビタビ復号回路。
5. 【請求項５】 ある時刻の２つの状態に至るまでのパス
   メトリック値及び前時刻の２個の状態からある時刻のあ
   る状態に至る２つの枝メトリック値とから、次の時刻の
   所定の状態に至る２つのパスメトリック値を求める算術
   ・論理演算部と、求められた２つのパスメトリック値の
   大小比較を行なう比較器と、この比較器からの比較結果
   ビットに基づき、上記算術・論理演算部が求めた２つの
   パスメトリック値の一方を選択する選択器とを備えたビ
   タビ復号回路において、 上記算術・論理演算部及び上記比較器として、同一の演
   算回路を時分割で用いることを特徴とするビタビ復号回
   路。
6. 【請求項６】 上記算術・論理演算部又は上記比較器と
   して用いられる上記演算回路が、第１及び第２の加減算
   器と、これら第１及び第２の加減算器の出力側にそれぞ
   れ設けられた第１及び第２の切り替え器とを有し、 上記算術・論理演算部として動作する際には、上記第１
   及び第２の加減算器がそれぞれ一方のパスメトリック値
   を求め、上記第１及び第２の切り替え器が求められたパ
   スメトリック値を上記選択器、並びに、上記第１及び第
   ２の加減算器に与え、 上記比較器として動作する際には、上記第１及び又は第
   ２の加減算器が、求められた２つのパスメトリック値を
   減算し、その減算結果の符号ビットを、上記第１又は第
   ２の切り替え器が上記比較結果ビットとして出力するこ
   とを特徴とする請求項５に記載のビタビ復号回路。