JP3237267B2 - 演算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、誤り訂正用畳み込み符
号のビタビ復号（Viterbi decoding）を行うディジタル
信号処理プロセッサ内部の演算装置に関するものであ
る。

【０００２】

【従来の技術】近年、ディジタル信号処理プロセッサ
（以下、ＤＳＰと略称する）は、移動体通信分野へのデ
ィジタルシステム導入の動きに合わせて、携帯電話等へ
の機器組み込み用途のプロセッサとして注目されてい
る。このようなディジタル移動通信用音声符号化装置を
実現するためのＤＳＰにおいては、音声の符号化処理等
の演算のほかに、誤り訂正処理を行う必要がある。誤り
訂正の手法にはビタビ復号を使用するものがある。

【０００３】ビタビアルゴリズムは、加算、比較、選択
という単純な処理の繰り返しで畳み込み符号の最尤復号
（maximal likelihood decoding）を実現するものであ
る。このビタビ復号では、情報ビット１ビットに対応す
る符号化データ（受信系列）を得るごとに、その時点で
の各状態の生き残りパスの累積計量（以下、パスメトリ
ックと称する）を計算し、更新する。

【０００４】図２は拘束長Ｋの畳み込み符号器におい
て、ある時点における状態Ｓ2m（ｍは正整数）と状態Ｓ
2m+1に対し、一つ前の状態Ｓmと状態Ｓm+2K-2からそれ
ぞれ状態遷移を表わす２本のパスが伸びている様子を示
している。Ａ2m、Ｂ2mは状態Ｓ2mに入力するパスの出力
シンボルと受信系列とのハミング距離（以下、ブランチ
メトリックと称する）である。Ｃ2m+1、Ｄ2m+1は状態Ｓ
2m+1に入力するパスのブランチメトリックである。パス
の選択は、まず、あらかじめ計算しておいた各ブランチ
メトリックのテーブルから、一つ前の時点の生き残りパ
スのそれぞれのパスメトリックの値に上記ブランチメト
リックを加えることにより、各パスの総合のメトリック
を算出する。状態Ｓ2mに入力する２本のパスのパスメト
リックを比較し、ハミング距離の合計が小さいパスを残
し、他は捨てる。ビタビアルゴリズムによる畳み込み符
号の復号は、以上のように、ブランチメトリックと１つ
前の時点までの入力に対するパスメトリックとの加算、
加算結果の比較、最適パスの選択、という加算、比較、
選択演算およびパスメトリックの記憶を、各時系列ごと
に２K-1個の状態に対して行う必要がある。

【０００５】以下、従来の演算装置の一例について図３
に示す概略ブロック図を参照しながら説明する。

【０００６】図３において、１０１はメモリであり、プ
ロセッサの命令語やビタビ復号における各状態のパスの
メトリック（累積計量）、情報ビット１ビットに対応す
る符号化データ（受信系列）の値に対して各パスがとる
ブランチメトリックの値のテーブル、各状態における生
き残りパスの選択結果などを記憶する。１０２はメモリ
１０１に接続され、データの供給や演算結果の格納等を
行うバス、１０３は算術論理演算を行う算術論理演算回
路、１０４と１０５は算術論理演算回路１０３の左側入
力の値と右側入力の値をそれぞれ一時記憶するラッチ回
路、１０６と１０７はそれぞれ演算結果を一時記憶する
レジスタである。

【０００７】以上のように構成された演算装置におい
て、１つの受信系列に対してビタビ復号の加算、比較、
選択演算により、図２の状態Ｓ2mにおけるパスメトリッ
クを更新する動作とパス選択信号の記憶の動作につい
て、以下のような６つのステップに分けて説明する。 （１）パスメトリックとブランンチメトリックの第１の
加算ステップ 図２に示した状態Ｓmにおけるパスメトリックの値をメ
モリ１０１からバス１０２を介してラッチ回路１０４に
格納し、ブランチメトリックＡ2mの値を同様にメモリ１
０１からバス１０２を介してラッチ回路１０５に格納す
る。算術論理演算回路１０３はラッチ回路１０４と１０
５の内容の加算を行い、レジスタ１０６に格納する。 （２）パスメトリックとブランチメトリックの第２の加
算ステップ 図２に示した状態Ｓm+2K-1におけるパスメトリックの値
をメモリ１０１からバス１０２を介してラッチ回路１０
４に格納し、ブランチメトリックＢ2mの値を同様にメモ
リ１０１からバス１０２を介してラッチ回路１０５に格
納する。算術論理演算回路１０３はラッチ回路１０４と
１０５の内容の加算を行い、レジスタ１０７に格納す
る。 （３）２個の加算結果の減算（大小比較）ステップ レジスタ１０６と１０７の内容をそれぞれラッチ回路１
０４と１０５に格納する。算術論理演算回路１０３はラ
ッチ回路１０４と１０５の減算を行う。結果の格納はし
ない。 （４）減算結果の符号判定（選択）ステップ 制御部（図示せず）は上記ステップ（３）の減算結果の
符号を判定し、以下の（５）、（６）のステップのプロ
グラム制御（分岐）を行う。 （５）小であると判定された加算結果の格納（パスメト
リックの更新）ステップ上記ステップ（４）の結果によ
り上記ステップ（３）の減算結果が負であれば、レジス
タ１０６の内容をメモリ１０１に格納する。ステップ
（３）の減算結果が正であれば、レジスタ１０７の内容
をメモリ１０１に格納する。 （６）パス選択信号の記憶ステップ 上記ステップ（４）の結果により上記ステップ（３）の
減算結果が負であれば、値‘０’をメモリ１０１に格納
する。ステップ（３）の減算結果が正であれば、値
‘１’をメモリ１０１に格納する。

【０００８】以上の６ステップを２K-1回繰り返して全
状態のパスメトリックを更新する。このように上記従来
の演算装置では、算術論理演算回路１０３において、ビ
タビ復号における加算と比較を行い、この比較結果によ
ってプログラム制御を行うことにより、ビタビ復号処理
を行うことができる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来の演算装置では、１回の加算、比較、選択演算に要す
る演算ステップ数が多く、また、パス選択信号１ビット
をメモリの１ワードに記憶するため、大きいメモリ量を
必要とするなどの問題があった。

【００１０】本発明は、このような従来の問題を解決す
るものであり、少ない演算ステップ数と少ないメモリ量
でビタビ復号を行うことができるようにした演算装置を
提供することを目的とするものである。

【００１１】

【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、ビット幅がｎ（ｎは正整数）の
第１及び第２のデータをそれぞれ上位桁と下位桁に記憶
する第１のメモリと、ビット幅がｎの第３及び第４のデ
ータをそれぞれ上位桁と下位桁に記憶する第２のメモリ
と、上記第１及び第２のメモリの上位桁に記憶された第
１のデータと第３のデータとの第１の加算と下位桁に記
憶された第２のデータと第４のデータとの第２の加算を
並列に実行する加算器と、上記第１、第２の加算の値を
比較し、加算結果の大小を示す選択制御信号を出力する
比較器と、上記選択制御信号をビット単位でシフトし、
記憶する第１のレジスタと、上記第１、第２の加算の値
をそれぞれ記憶する第２のレジスタと、上記選択制御信
号に基づいて、上記第２のレジスタに記憶された上記第
１、第２の加算の値のどちらかを選択し、上記第１のメ
モリに書き込む書き込み手段を備えたものである。

【００１２】請求項２の発明は、上記目的を達成するた
めに、上記第２のレジスタに記憶された上記第１、第２
の加算の値のどちらかを上記第１のメモリに書き込む場
合に、上記第１のメモリのビット幅の上位側か下位側の
いずれかを選択して書き込む書き込み手段を備えたもの
である。

【００１３】請求項３の発明は、上記目的を達成するた
めに、上記第１のメモリから読み出したデータを一時記
憶して加算器に出力する記憶手段を備えたものである。
請求項４の発明は、上記目的を達成するために、上記第
１及び第２のメモリに記憶されている上記第１，第２，
第３，第４のデータの内、少なくとも２つのデータの演
算を行う演算手段と、上記演算手段の出力を第１のメモ
リに書き込む書き込み手段と、上記演算手段の出力を正
規化するために必要とする左シフト数を検出するプライ
オリティ・エンコーダと、上記プライオリティ・エンコ
ーダ出力と上記加算器出力の下位ビットのいずれかを選
択して上記比較器に出力する第１のマルチプレクサと、
上記プライオリティ・エンコーダ出力と後述する第３の
レジスタ出力とのいずれかを上記選択制御信号に従って
選択するセレクタと、上記セレクタ出力を記憶する第３
のレジスタと、上記第３のレジスタ出力と上記加算器出
力の上位ビットとのいずれかを選択して上記比較器に出
力する第２のマルチプレクサと、上記第１のメモリから
読み出した第１、第２のデータの内、すくなくとも１つ
のデータを上記第３のレジスタから出力されるシフト数
に従ってシフトするバレルシフタとを備えたものであ
る。

【００１４】

【作用】したがって、請求項１の発明によれば、加算器
が第１のメモリと第２のメモリに格納されたデータの上
位桁同士の第１の加算および下位桁同士の第２の加算を
同時に行い、比較器が上記第１、第２の加算の値の大小
比較を行い、加算結果の大小を示す選択制御信号を出力
し、シフトレジスタが上記選択制御信号をビット単位で
シフトしながら順に記憶し、書き込み手段が上記選択制
御信号に基づいて、上記第１、第２の加算の値のどちら
かを選択することにより、ビタビ復号における生き残り
パスの累積計量の加算、比較、選択演算とパス選択信号
の記憶を少ないステップ数で実現でき、しかも、パス選
択信号の記憶を小さいメモリ量で行うことができる。

【００１５】また、請求項２の発明によれば、上記第２
のレジスタに記憶された上記第１、第２の加算の値のど
ちらかを上記第１のメモリに書き込む場合に、上記第１
のメモリのビット幅の上位側か下位側のいずれかを選択
して書き込むことにより、パスの累積計量の記憶を小さ
いメモリ量で行うことができる。また、上記第２のレジ
スタの上位側、下位側の値（第１、第２の加算の値）の
どちらかを、上記第１のメモリの選択した位置（上位側
または下位側）に書き込むことができる。

【００１６】また、請求項３の発明によれば、上記第１
のメモリから読み出したデータをレジスタが一時記憶す
るとともに、加算器に出力し、加算器が第１回目の加算
を行い、第２回目は第１回目に上記レジスタに記憶され
たデータに対して加算器が加算を行うことにより、メモ
リアクセス回数が少なくなるので、ビタビ復号を少ない
ステップ数で行うことができる。また、請求項４の発明
によれば、演算手段の出力を上記第１のメモリに格納す
るのと同時に、上記プライオリティエンコーダが、演算
手段の出力を正規化するために必要な左シフト数を検出
して上記セレクタに出力し、上記セレクタが上記プライ
オリティエンコーダ出力と上記第３のレジスタ出力のい
ずれかを上記選択制御信号に従って選択し、上記第３の
レジスタに格納し、バレルシフタが上記第１のメモリか
ら読み出された第１、第２のデータ内の少なくとも１つ
のデータを上記第３のレジスタから出力されるシフト数
に従ってシフトすることにより、演算手段から連続して
出力される一連の演算結果をメモリに格納するのと同時
に、その一連の演算結果をブロックデータとして正規化
するのに必要な最小の左シフトビット数を求めることが
できるので、ブロック浮動小数点演算を高速に行うこと
ができる。また、一つの演算装置でビタビ複号とブロッ
ク浮動小数点演算行うことができるので、ハードウェア
のコストを削減できる。

【００１７】

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。

【００１８】図１は本発明の一実施例における演算装置
を示す概略ブロック図である。図１において、１はビタ
ビ復号における各状態の生き残りパスの累積計量（パス
メトリック）や各状態における生き残りパスの選択結果
（パスセレクト信号）などを記憶する１６ビット幅のメ
モリ、２は情報ビット１ビットに対応する符号化データ
（受信系列）の値に対して各パスがとるブランチメトリ
ックの値のテーブルをあらかじめ記憶した１６ビット幅
のメモリ、３はメモリ１に接続され、後述する加算器７
の左側入力にデータを与える１６ビットのバス、４はメ
モリ２に接続され、後述する加算器７の右側入力にデー
タを与える１６ビットのバス、５はバス３の内容を一時
記憶して後述する加算器７の左側入力に出力するラッチ
回路、６はバス４の内容を一時記憶して後述する加算器
７の右側入力に出力するラッチ回路、７はラッチ回路５
と６の出力を加算する１６ビットの加算器、８は加算器
７の出力の上位８ビットの値と下位８ビットの値を入力
して大小比較し、上位８ビットの値の方が小の場合に
０、下位８ビットの値の方が小の場合に１の値をとるパ
スセレクト信号９を出力する比較器、１０はパスセレク
ト信号９を入力として後述するバス１５に出力する１６
ビットのシフトレジスタ、１１は加算器７の出力を記憶
するレジスタ、１２はパスセレクト信号９の値が０のと
きに動作し、レジスタ１１の上位８ビットの値を、制御
部（図示せず）が出力する上位下位選択信号１４の値が
１のときに後述するバス１５の上位８ビットに出力し、
上位下位選択信号１４が０のときにバス１５の下位ビッ
ト８に出力する分配器、１３はパスセレクト信号９の値
が１のときに動作し、レジスタ１１の上位８ビットの値
を、制御部（図示せず）が出力する上位下位選択信号１
４の値が１のときにバス１５の上位８ビットに出力し、
上位下位選択信号１４が０のときにバス１５の下位８ビ
ットに出力する分配器、１５は分配器１２と１３および
シフトレジスタ１０に接続され、後述するレジスタ１６
に出力する１６ビット幅のバス、１６はバス１５の値を
一時記憶し、メモリ１に出力するレジスタ、１７は制御
部（図示せず）から出力され、レジスタ１６の上位８ビ
ットの値をメモリ１の上位８ビットに書き込むことを指
示する上位書き込み信号、１８は制御部（図示せず）か
ら出力され、レジスタ１６の下位８ビットの値をメモリ
１の下位８ビットに書き込むことを指示する下位書き込
み信号である。

【００１９】以上のように構成された演算装置につい
て、以下、図１、図２、（表１）、（表２）を用いてそ
の動作を説明する。

【００２０】（表１）はある時点における各状態のパス
メトリックの値がメモリ１に格納されているときのメモ
リマップを示したものである。ここで、Ｍmはある時点
における状態Ｓmにおける生き残りパスのメトリックを
表わす。Ｋは復号する畳み込み符号の拘束長であり、ア
ドレスｔ´＋０からｔ´＋２K-2−１の間のＭ´2mは、
アドレスｔ＋ｍに格納されたＭmとＭm+2K-2の値とそれ
ぞれに対応するブランチメトリックの値に対して加算、
比較、選択演算を行って更新された、次の時点における
状態Ｓ2mの生き残りパスに対するパスメトリックの値で
ある。

【００２１】

【表１】

【００２２】（表２）は図２に示したような、ある受信
系列に対して各パスがとるブランチメトリックの値をあ
らかじめ計算した値をメモリ２に格納するときのメモリ
マップを示したものである。

【００２３】

【表２】

【００２４】以下、図２に示したある時点における状態
Ｓ2mとＳ2m+1の生き残りパスの累積計量（パスメトリッ
ク）を計算して更新するための加算、比較、選択演算と
パスセレクト信号の記憶の動作について、（１）状態Ｓ
2mに向かう２本のパスに対するパスメトリックとブラン
チメトリックの第１の加算、比較、選択のステップ、
（２）状態Ｓ2m+1に向かう２本のパスに対する第２の加
算、比較、選択のステップ、（３）累積計量転送のステ
ップの３つのステップに分けて説明する。この３ステッ
プをｍの値を１ずつ更新しながら繰り返して実行してい
く。 （１）状態Ｓ2mに向かう２本のパスに対するパスメトリ
ックとブランチメトリックの第１の加算、比較、選択の
ステップ 図２に示した状態Ｓmおよび状態Ｓm+2K-2におけるパス
メトリックの値ＭmとＭm+2K-2をメモリ１のｔ＋ｍ番地
から読み出し、バス３を介してラッチ回路５に格納し、
受信系列の値に対応したブランチメトリックＡ2mおよび
Ｂ2mの値をメモリ２の２ｍ番地から読み出し、バス４を
介してラッチ回路６に格納する。加算器７はラッチ回路
５と６の内容の加算を行い、レジスタ１１に格納する。
このとき、加算器７は上位８ビットの部分でＭm＋Ａ2m
の加算を行い、下位８ビットの部分でＭm+2K-2＋Ｂ2mの
加算を行う。比較器８は加算器７の出力の上位８ビット
の値Ｍm＋Ａ2mと下位８ビットの値Ｍm+2K-2＋Ｂ2mの大
小比較を行い、上位８ビットの値の方が小の場合には
０、下位８ビットの値の方が小の場合には１の値をとる
パスセレクト信号９を出力し、シフトレジスタ１０に出
力する。シフトレジスタ１０はパスセレクト信号９を入
力すると同時に、１ビットシフトする。 （２）状態Ｓ2m+1に向かう２本のパスに対する第２の加
算、比較、選択のステップ （２−ａ）請求項２の発明では、上記ステップ（１）で
ラッチ回路５に格納した状態Ｓmおよび状態Ｓm+2K-2に
おけるパスメトリックの値ＭmとＭm+2K-2をラッチ回路
５が保持している（請求項１の発明では上記ステップ
（１）のときと同じパスメトリックの値ＭmとＭm+2K-2
をメモリ１のｔ＋ｍ番地からもう一度読み出す。）。ま
た、受信系列の値に対応したブランチメトリックＣ2m+1
およびＤ2m+1の値をメモリ２の２ｍ＋１番地から読み出
し、バス４を介してラッチ回路６に格納する。加算器７
はラッチ回路５と６の内容の加算を行い、レジスタ１１
に格納する。このとき、加算器７は上位８ビットの部分
でＭm＋Ｃ2m+1の加算を行い、下位８ビットの部分でＭm
+2K-2＋Ｄ2m+1の加算を行う。比較器８は加算器７の出
力の上位８ビットの値Ｍm＋Ｃ2m+1と下位８ビットの値
Ｍm+2K-2＋Ｄ2m+1の大小比較を行い、上位８ビットの値
の方が小の場合には０、下位８ビットの値の方が小の場
合には１の値をとるパスセレクト信号９を出力し、シフ
トレジスタ１０に出力する。シフトレジスタ１０はパス
セレクト信号９を入力すると同時に、１ビットシフトす
る。

【００２５】（２−ｂ）また、以前に後述するステップ
（３）の処理を実行している場合で、レジスタ１６の上
位８ビットに値Ｍ´2m-1（２ｍ−１は０以上、２K-2−
１以下）が格納されている場合には、上位書き込み信号
１７によりメモリ１のｔ´＋２ｍ−１番地の上位８ビッ
トに値Ｍ´2m-1を書き込み、以前のステップでレジスタ
１６の下位８ビットに値Ｍ´2m-1+2K-2（２ｍ−１＋２K
-2は２K-2以上、２K-1−１以下）が格納されている場合
には、下位書き込み信号１８によりメモリ１のｔ´＋２
ｍ−１番地の下位８ビットに値Ｍ´2m-1+2K-2を書き込
む。

【００２６】（２−ｃ）更に、レジスタ１６の上位８ビ
ット、下位８ビットに上記ステップ（１）でそれぞれ書
き込まれた値Ｍm＋Ａ2mと値Ｍm+2K-2＋Ｂ2mのうち、上
記ステップ（１）で出力されたパスセレクト信号９の値
が０の場合には、上位８ビットの値Ｍm＋Ａ2mを分配器
１２とバス１５を介してレジスタ１６に格納し、パスセ
レクト信号９の値が１の場合には、下位８ビットの値Ｍ
m+2K-2＋Ｄ2m+1を分配器１３とバス１５を介してレジス
タ１６に格納する。このとき、ｍが２K-2−１以下であ
れば、更新されたパスメトリックの値Ｍ´2mとして、上
位下位選択信号１４によりバス１５の上位８ビットを介
してレジスタ１６の上位８ビットに格納する。ｍが２K-
2以上であれば、更新されたパスメトリックの値Ｍ´2m+
2K-2として、上位下位選択信号１４によりバス５の下位
８ビットを介してレジスタ１６の下位８ビットに格納す
る。 （３）累積計量転送のステップ （３−ａ）上記ステップ（２）でレジスタ１６の上位８
ビットに値Ｍ´2m（２ｍは０以上、２K-2−１以下）を
格納した場合には、上記書き込み信号１７によりメモリ
１のｔ´＋２ｍ番地の上位８ビットに値Ｍ´2mを書き込
み、上記ステップ（２）でレジスタ１６の下位８ビット
に値Ｍ´2m+2K-2（２ｍは０以上、２K-2−１以下）を格
納した場合には、下位書き込み信号１８によりメモリ１
のｔ´＋２ｍ番地の下位ビットに値Ｍ´2m+2K-2を書き
込む。

【００２７】（３−ｂ）更に、レジスタ１６の上位８ビ
ット、下位８ビットに上記ステップ（２）でそれぞれ書
き込まれた値Ｍm＋Ｃ2m+1と値Ｍm+2K-2＋Ｄ2m+1のう
ち、上記ステップ（２）で出力されたパスセレクト信号
９の値が０の場合には、上位８ビットの値Ｍm＋Ｃ2m+1
を分配器１２とバス１５を介してレジスタ１６に格納
し、パスセレクト信号９の値が１の場合には、下位８ビ
ットの値Ｍm+2K-2＋Ｄ2m+1を分配器１３とバス１５を介
してレジスタ１６に格納する。このとき、ｍが２K-2−
１以下であれば、更新されたパスメトリックの値Ｍ´2m
として、上位下位選択信号１４によりバス１５の上位８
ビットを介してレジスタ１６の上位８ビットに格納す
る。ｍが２K-2以上であれば、更新されたパスメトリッ
クの値Ｍ´2m+2K-2として、上位下位選択信号１４によ
りバス１５の下位８ビットを介してレジスタ１６の下位
８ビットに格納する。

【００２８】以上のように、従来例では１回につき６ス
テップで行っていた加算、比較、選択の演算２回を、上
記の３ステップで実行することができる。上記３ステッ
プの処理を、ｍの値を０から１ずつ増加させながら２K-
2回繰り返した後、上記（３−ａ）の処理を１回行うこ
とにより、ある時点における２K-1個の状態の生き残り
パスのパスメトリックを計算して更新することができ
る。また、上記３ステップを８回繰り返すたびにシフト
レジスタ１０の値をバス１５を介してメモリ１に格納す
ることにより、各時点、各状態におけるパスセレクト信
号９を必要最少限のメモリ量で記憶することができる。

【００２９】以上のように本実施例によれば、メモリ１
が、各時点における状態Ｓmおよび状態Ｓm+2K-2の生き
残りパスのパスメトリックの値を組にして１語に記憶
し、メモリ２が受信系列の値に対してパスがとりうるブ
ランチメトリックの値をあらかじめ記憶する際に、状態
Ｓmから状態Ｓ2mに遷移するパスと状態Ｓm+2K-2から状
態Ｓ2mに遷移するパスの２本のパスが取り得るブランチ
メトリックの値を組にして１語に記憶し、メモリ１とメ
モリ２から同時に読み出した上記２本のパスに対するパ
スメトリックとブランチメトリックの値を加算器７が上
位側と下位側で同時に加算し、比較器８が加算器７の出
力の上位側と下位側の値の大小比較することにより、い
ずれのパスのパスメトリックが小さいかを判断してパス
セレクト信号９を出力し、シフトレジスタ１０がパスセ
レクト信号９を１ビットずつ記憶し、加算器７の出力を
記憶したレジスタ１１の上位側の値と下位側の値のう
ち、パスセレクト信号９により小であると判断された値
を分配器１２、１３、バス１５、レジスタ１６を介して
メモリ１の上位、または下位の８ビットに書き込むこと
により、ビタビ復号における生き残りパスの累積計量の
加算、比較、選択演算による更新とパス選択信号の記憶
を従来例の約４分の１という少ないステップ数で行うこ
とができる。また、上記従来例ではメモリの１ワードに
記憶していた１ビットのパス選択信号を、シフトレジス
タ１０に１６ビット分記憶した時点でメモリ１に格納す
ることにより、従来例の１６分の１という小さいメモリ
ワード数でパス選択信号の記憶を行うことができる。ま
た、更新したパスメトリックの値をメモリ１の上位、ま
たは下位の８ビットのどちらかのみに書き込むことによ
り、パスメトリックの値も従来例の２分の１のメモリワ
ード数で記憶することができる。

【００３０】また、上記ステップ（２）において、あら
かじめステップ（１）でラッチ回路５に格納した状態Ｓ
mおよび状態Ｓm+2K-2におけるパスメトリックの値Ｍmと
Ｍm+2K-2をラッチ回路５が保持し、加算器７に出力する
ことにより、ステップ（１）のときと同じパスメトリッ
クの値ＭmとＭm+2K-2を、メモリ１からもう１度読み出
す必要がなくなるので、メモリ１に対するアクセスを上
記３つのステップごとにそれぞれ１回にすることがで
き、必要最少限のメモリアクセス回数で処理できるた
め、低消費電力でビタビ復号を行うことができる。

【００３１】更に、本実施例の構成要素である加算器
７、レジスタ１１、ラッチ回路５、６は、ディジタル信
号処理プロセッサ等には数値演算用にあらかじめ設置さ
れているのが普通であるので、比較器８やシフトレジス
タ１０等のわずかなハードウェアの追加のみで演算装置
を実現できるという利点をも有する。

【００３２】以下、本発明の第２の実施例について、図
面を参照しながら説明する。図４は本発明の第２実施例
における演算装置を示す概略ブロック図である。

【００３３】図４において、１から１８までは第１の実
施例と同様である。ただし、バス３及びバス４はメモリ
１、メモリ２に接続されている。１９はメモリ１から読
み出したデータとメモリ２から読みだしたデータとの演
算を行う演算装置、２０は演算装置出力を正規化するた
めに必要な左シフト数を検出するプライオリティ・エン
コーダ、２１はプライオリティ・エンコーダ２０の出力
と加算器７の出力の下位ｎビットのいずれかを選択して
比較器８に出力するマルチプレクサ、２２はプライオリ
ティ・エンコーダ２０の出力と後述するレジスタ２３の
出力とのいずれかをパスセレクト信号９に従って選択す
るセレクタ、２３はセレクタ出力を記憶するレジスタ、
２４はレジスタ２３の出力と加算器７出力の上位ｎビッ
トとのいずれかを選択して比較器８に出力するマルチプ
レクサ、２５はメモリ１からバス４を介して読み出した
データを、レジスタ２３から出力されるシフト数に従っ
てシフトするバレルシフタである。

【００３４】以上のように構成された演算装置では、第
１の実施例で示したビタビ復号の処理の他に、ブロック
小数点演算を高速に行うことができる。ビタビ復号の処
理については第１の実施例の場合と全く同様に行うこと
ができるので説明は省略し、以下、ブロック浮動小数点
演算を行う場合の動作を説明する。

【００３５】ＤＳＰにおいては、装置構成が簡素にで
き、しかも高速演算が可能であるなどの利点から、固定
小数点表現による数体系を用いる場合が多い。しかし、
演算を繰り返して行う場合には常に桁あふれ・桁落ちの
可能性があるという欠点もある。この欠点を補うための
方法がブロック浮動小数点と呼ばれる数値の表現方法で
ある。これは処理を行う複数のデータに対して、１個の
指数部を持つ表現方法である。すなわち複数のデータに
対して同一のスケーリングを施すことにより桁落ちなど
を防ぐものである。原則的には乗算時の桁落ちを防ぐた
め、データを左詰めしておく。このように複数のデータ
に対して同一のスケーリングを施すには、個々のデータ
に対してそれを正規化するのに必要な左シフト数を求
め、さらにそれらの左シフト数の中で、最小のシフト数
を求めて、そのシフト数で全てのデータを左シフトして
正規化する。

【００３６】以下、第２の実施例において、１６ビット
の２の補数体系で、最上位ビットが符号ビットであり、
小数点位置が最上位ビットの右側にある場合について、
上記のようなブロック浮動小数点処理を行う方法を図４
を用いて説明する。

【００３７】図４において、演算装置１９から出力され
る、必ずしも正規化されてはいない一連の演算結果をバ
レルシフタ２５・加算器７・レジスタ１１・バス１５等
を介してメモリ１に格納すると同時に、以下の方法でブ
ロック小数点演算処理を行う。 （１）まずプライオリティ・エンコーダ２０に最下位ビ
ットのみが１で、他のビットが０である値を入力する
と、正規化するのに必要な最大の左シフト数１４が出力
される。この値をセレクタ２２を介してレジスタ２３に
初期値として格納しておく。 （２）次に演算装置１９が出力する値をバレルシフタ２
５と加算器７をスルーで通過させてレジスタ１１に格納
すると同時に、プライオリティ・エンコーダ２０は、同
じ値をバレルシフタ出力として入力し、正規化するのに
必要な左シフト数を算出してマルチプレクサ２１とセレ
クタ２２出力する。マルチプレクサ２１はプライオリテ
ィ・エンコーダ２０の出力を選択して出力し、マルチプ
レクサ２４はレジスタ２３の出力を選択して出力する。
比較器８はマルチプレクサ２１と２４の出力を大小比較
して選択信号をセレクタ２２に出力する。セレクタ２２
は比較器８が出力する選択信号に基づいて、レジスタ２
３の内容と、プライオリティ・エンコーダ出力のうち小
さい方の値をレジスタ２３に新たに格納する。また、レ
ジスタ１１に格納された演算装置出力の値はバス１５を
介してメモリ１に格納する。この時分配器１２と分配器
１３は、レジスタ１１の上位８ビットをバス１５の上位
８ビットに出力し、レジスタ１１の下位８ビットはバス
１５の下位８ビットに出力するように動作させる。 （３）演算装置１９から新たな演算結果が出力するたび
に、上記（２）の動作を繰り返すことにより、一連の演
算結果を正規化する際に必要な最小の左シフトビット数
を求めることができ、レジスタ２３に保持される。 （４）次にメモリ１に格納された一連の演算結果を正規
化するために、順に読み出し、バス４とラッチ６を介し
てバレルシフタ２５に出力する。バレルシフタ２５はレ
ジスタ２３で示されるシフト数に従ってシフトし、加算
器７をスルーで通過させてレジスタ１１とバス１５・レ
ジスタ１６を介してメモリ１に格納する。

【００３８】以上のように本実施例によれば、演算装置
１９の出力をメモリ１に格納するのと同時に、プライオ
リティエンコーダ２０が、演算装置１９出力の演算結果
を正規化するために必要な左シフト数を検出して比較器
８に出力し、比較器がプライオリティエン出力とレジス
タ２３の出力を比較して比較結果をセレクタ２２に出力
し、セレクタ２２が比較器８の比較結果に基づいて、プ
ライオリティエンコーダ２０の出力とレジスタ２３の出
力のうち値が小さい方を選択してレジスタ２３に新たに
格納することにより、演算装置１９から連続して出力さ
れる一連の演算結果をメモリ１に格納するのと同時に、
その一連の演算結果をブロックデータとして正規化する
のに必要な最小の左シフトビット数を求めることができ
るので、ブロック浮動小数点演算を高速に行うことがで
きる。また比較器８は、ビタビ復号処理の実行時とブロ
ック浮動小数点演算処理実行時の両者で共通に利用でき
るので、コストの低減を図ることができる。

【００３９】なお、上記２例の実施例においては、２個
の分配器１２と１３をレジスタ１１とバス１５の間に設
置したが、上記２個の分配器１２、１３をバス１５とレ
ジスタ１６の間に設置してもよい。また、メモリ１、
２、加算器７、シフトレジスタ１０や比較器８等のビッ
ト幅は、復号する畳み込み符号の拘束長や符号化率等の
値や復号する受信系列の数に合わせて適当に設定すれば
よい。例えば、符号化率が２分の１のときには、受信系
列のビット数は２ビットであり、２ビットの符号間のハ
ミング距離は０、１、２のいずれかであるので、（表
２）に示したようにメモリ２に格納したブランチメトリ
ックの値Ａ、Ｂ、Ｃ、Ｄは２ビットで表わすことができ
る。そこで、メモリ２を４ビット幅として、下位２ビッ
トのビット０とビット１をそれぞれバス４のビット０と
ビット１に接続し、上位２ビットのビット２とビット３
をそれぞれバス４のビット８とビット９に接続してもよ
い。また、例えば、符号化率が２分の１で復号する受信
系列の数が６３以下のときには、パスメトリック（累積
計量）の値は２×６３＝１２６を越えることがないの
で、パスメトリックの値を記憶するメモリ１のビット幅
を１４ビットにし、加算器７やバス３、レジスタ１１等
も１４ビット幅にしてもよい。

【００４０】また、上記第２の実施例において演算装置
１９の出力を、バレルシフタ２５・加算器７等を介して
メモリ１に格納する際、バレルシフタ２５を動作させず
にスルーで通過させたが、あらかじめ演算装置１９の出
力に桁あふれや桁落ちが予想される場合には、バレルシ
フタ２５のシフト数を自由に設定できるようにしておい
て、桁あふれや桁落ちを防ぐためのシフトを行ってか
ら、メモリ１への格納とプライオリティ・エンコーダ２
０における正規化シフト数検出を行うようにしてもよ
い。このほか、本発明は、その基本的技術思想を逸脱し
ない範囲で種々設計変更することができる。

【００４１】

【発明の効果】請求項１の発明によれば、加算器が第１
のメモリと第２のメモリに格納されたデータの上位桁同
士の第１の加算及び下位桁同士の第２の加算を同時に行
い、比較器が上記第１、第２の加算の値の大小比較を行
い、加算結果の大小を示す選択制御信号を出力し、シフ
トレジスタが上記選択制御信号をビット単位でシフトし
ながら順に記憶し、書き込み手段が上記選択制御信号に
基づいて、上記第１、第２の加算の値のどちらかを選択
することにより、ビタビ復号における生き残りパスの累
積計量の加算、比較、選択演算とパス選択信号の記憶を
少ないステップ数で実現でき、しかも、パス選択信号の
記憶を小さいメモリ量で行うことができる。したがっ
て、ビタビ復号処理を高速に行うことができ、しかも、
コストの低下を図ることができる。

【００４２】また、請求項２の発明によれば、上記第２
のレジスタに記憶された上記第１、第２の加算の値のど
ちらかを上記第１のメモリに書き込む場合に、上記第１
のメモリのビット幅の上位側か下位側のいずれかを選択
して書き込むことにより、パスの累積計量の記憶を小さ
いメモリ量で行うことができ、したがって、コストの低
下を図ることができる。また、上記第２のレジスタの上
位側、下位側の値（第１、第２の加算の値）のどちらか
を、上記第１のメモリの選択した位置（上位側または下
位側）に書き込むことができる。

【００４３】また、請求項３の発明によれば、上記第１
のメモリから読み出したデータをレジスタが一時記憶す
るとともに、加算器に出力し、加算器が第１回目の加算
を行い、第２回目は第１回目に上記レジスタに記憶され
たデータに対して加算器が加算を行うことにより、メモ
リアクセス回数が少なくなるので、ビタビ復号を少ない
ステップ数で行うことができる。 したがって、ビタビ復
号処理を高速に行うことができ、しかも、消費電力の低
下を図ることができる。 また、請求項４の発明によれ
ば、演算手段の出力を上記第１のメモリに格納するのと
同時に、上記プライオリティエンコーダが、演算手段の
出力を正規化するために必要な左シフト数を検出して上
記セレクタに出力し、上記セレクタが上記プライオリテ
ィエンコーダ出力と上記第３のレジスタ出力のいずれか
を上記選択信号に従って選択し、上記第３のレジスタに
格納し、バレルシフタが上記第１のメモリから読み出さ
れた第１、第２のデータ内の少なくとも１つのデータを
上記第３のレジスタから出力されるシフト数に従ってシ
フトすることにより、演算手段から連続して出力される
一連の演算結果をメモリに格納するのと同時に、その一
連の演算結果をブロックデータとして正規化するのに必
要な最小の左シフトビット数を求めることができるの
で、ブロック浮動小数点演算を高速に行うことができ
る。また、一つの演算装置でビタビ複号とブロック浮動
小数点演算行うことができるので、ハードウェアのコス
トを削減できる。

【図面の簡単な説明】

【図１】本発明の一実施例における演算装置を示す概略
ブロック図

【図２】ビタビ復号における畳み込み符号器の状態遷移
のパスを示す説明図

【図３】従来の演算装置を示す概略ブロック図

【図４】本発明の一実施例における演算装置を示す概略
ブロック図

【符号の説明】

１ メモリ ２ メモリ ３ バス ４ バス ５ ラッチ回路 ６ ラッチ回路 ７ 加算器 ８ 比較器 ９ パスセレクト信号 １０ シフトレジスタ １１ レジスタ １２ 分配器 １３ 分配器 １４ 上位下位選択信号 １５ バス １６ レジスタ １７ 上位書き込み信号 １８ 下位書き込み信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−225227（ＪＰ，Ａ) 特開 昭54−71533（ＪＰ，Ａ) 特開 昭61−86839（ＪＰ，Ａ) 特許2917577（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 G06F 11/10 330

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ビット幅がｎ（ｎは正整数）の第１及び
   第２のデータをそれぞれ上位桁と下位桁に記憶する第１
   のメモリと、ビット幅がｎの第３及び第４のデータをそ
   れぞれ上位桁と下位桁に記憶する第２のメモリと、上記
   第１及び第２のメモリの上位桁に記憶された第１のデー
   タと第３のデータとの第１の加算と下位桁に記憶された
   第２のデータと第４のデータとの第２の加算を並列に実
   行する加算器と、上記第１、第２の加算の値を比較し、
   加算結果の大小を示す選択制御信号を出力する比較器
   と、上記選択制御信号をビット単位でシフトし、記憶す
   る第１のレジスタと、上記第１、第２の加算の値をそれ
   ぞれ記憶する第２のレジスタと、上記選択制御信号に基
   づいて、上記第２のレジスタに記憶された上記第１、第
   ２の加算の値のどちらかを選択し、上記第１のメモリに
   書き込む書き込み手段とを備えたことを特徴とする演算
   装置。
2. 【請求項２】 上記書き込み手段は、上記第２のレジス
   タに記憶された上記第１、第２の加算の値のどちらかを
   上記第１のメモリに書き込む場合に、上記第１のメモリ
   のビット幅の上位側か下位側のいずれかを選択して書き
   込むことを特徴とする請求項１記載の演算装置。
3. 【請求項３】 上記第１のメモリから読み出したデータ
   を一時記憶して加算器に出力する記憶手段を備えた請求
   項１または２に記載の演算装置。
4. 【請求項４】 上記第１及び第２のメモリに記憶されて
   いる上記第１，第２，第３，第４のデータの内、少なく
   とも２つのデータの演算を行う演算手段と、上記演算手
   段の出力を上記第１のメモリに書き込む書き込み手段
   と、上記演算手段の出力を正規化するために必要とする
   左シフト数を検出するプライオリティ・エンコーダと、
   上記プライオリティ・エンコーダ出力と上記加算器出力
   の下位ビットのいずれかを選択して上記比較器に出力す
   る第１のマルチプレクサと、上記プライオリティ・エン
   コーダ出力と後述する第３のレジスタ出力とのいずれか
   を上記選択制御信号に従って選択するセレクタと、上記
   セレクタ出力を記憶する第３のレジスタと、上記第３の
   レジスタ出力と上記加算器出力の上位ビットとのいずれ
   かを選択して上記比較器に出力する第２のマルチプレク
   サと、上記第１のメモリから読み出した第１、第２のデ
   ータの内、少なくとも１つのデータを上記第３のレジス
   タから出力されるシフト数に従ってシフトするバレルシ
   フタとを備えた請求項１記載の演算装置。