JP3259387B2

JP3259387B2 - ビタビ復号器

Info

Publication number: JP3259387B2
Application number: JP34951692A
Authority: JP
Inventors: 洋之吉田; 雅美山下
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-12-28
Filing date: 1992-12-28
Publication date: 2002-02-25
Anticipated expiration: 2017-02-25
Also published as: JPH06204897A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、畳み込み符号の最尤復
号法に使用されるいわゆるビタビ復号器に関するもので
ある。

【０００２】

【従来の技術】ビタビ(Viterbi) 復号器は、畳み込み符
号の最尤復号法に使用されるものであり、既知の複数個
の符号系列のうち、入力符号系列に最も符号距離が近い
パスを最尤パスとして選択し、この選択されたパスに対
応して復号データを得るものであり、誤り訂正能力が高
いことから例えば衛星通信等の復号器として使用されて
いる。

【０００３】ここで、従来のビタビ復号器は、例えば図
６に示すように、符号分配器としてのブランチメトリッ
ク計算部１０１と、複数のＡＣＳ（Add Compare Selec
t) 回路からなるステートメトリック計算部１０２と、
パスメモリ回路１０３と、上記パスメモリ回路１０３の
出力に基づいて多数決を行って復号信号を得る多数決回
路（最尤判定回路）１０４とで構成されるものである。

【０００４】すなわち、この図６において、上記符号分
配器としてのブランチメトリック計算部１０１には、入
力端子１００_Iと１００_Qを介した直交変調の復号信号
Ｉ，Ｑが入力符号として供給されている。当該ブランチ
メトリック計算部１０１では、これら入力符号から各ノ
ード毎の４種類のブランチメトリック（ハミング距離）
ＢＭ00〜ＢＭ11を計算し、求めたブランチメトリックＢ
Ｍ00〜ＢＭ11を後段のステートメトリック計算部１０２
の各ＡＣＳ回路に送る。

【０００５】ステートメトリック計算部１０２では、拘
束長Ｋとすると、２^K-1状態分のステートメトリックが
計算されると共に、２^K-1本のパス選択信号が出力され
る。ここで、ステートメトリック計算部１０２は、拘束
長Ｋ＝４とすると、例えば、図７に示すような複数のＡ
ＣＳ回路１０２₀〜１０２₇からなるものである。

【０００６】この図７において、上記各ＡＣＳ回路１０
２₀〜１０２₇では、端子１１０₀₀〜１１０₁₀を介して
入力されたブランチメトリックＢＭ00〜ＢＭ11に１シン
ボル前のパスメトリックを加算して２つのパスに対応す
る新たなパスメトリックを計算し、これらのパスメトリ
ック値を比較器で比較して、パスメトリックの小さい方
を生き残りパスとして選択し、その選択したパスを示す
パス選択信号（後段のパスメモリでのパス選択信号）Ｓ
ＥＬ０〜ＳＥＬ７を端子１１１₀〜１１１₇から出力す
ると共に、上記選択したパスメトリック（ステートメト
リックＳＭ０〜ＳＭ７）を他のＡＣＳ回路に送る。

【０００７】また、このステートメトリック計算部１０
２には、各ＡＣＳ回路１０２₀〜１０２₇におけるステ
ートメトリックＳＭ０〜ＳＭ７の算出の際のオーバーフ
ロウを防止するために、各ＡＣＳ回路１０２₀〜１０２
₇で求めたステートメトリックＳＭ０〜ＳＭ７の値に基
づいてオーバーフロウが発生するか否かを検出するオー
バーフロウ検出回路としての正規化検出回路１１３が設
けられている。当該正規化検出回路１１３では、各ステ
ートメトリックＳＭ０〜ＳＭ７の値を見てオーバーフロ
ウが発生すると検出したときには、当該ステートメトリ
ックＳＭ０〜ＳＭ７の値に対するオーバーフロウの補正
値（例えば減算値、すなわちステートメトリックの正規
化情報）を求めて、この補正値（減算値）を各ＡＣＳ回
路１０２ ₀〜１０２₇に送る。このとき、各ＡＣＳ回路
１０２₀〜１０２₇では、上記ステートメトリックＳＭ
０〜ＳＭ７の値に上記補正値を加算（すなわちステート
メトリック値の減算、言い換えればステートメトリック
の正規化）が行われるようになる。

【０００８】ここで、各々のＡＣＳ回路１０２₀〜１０
２₇は、具体的には例えば図８に示すように、加算器(A
dder) １２２，１２３と、比較器(Comparator)１２６
と、セレクタ(Selector)１２７とを主要構成要素とする
ものである。

【０００９】この図８において、１つのＡＣＳ回路の端
子１２０と１２１には１組のブランチメトリックＢＭが
供給され、端子１２４と１２５には他のＡＣＳ回路から
の上記選択された１組のパスメトリック（ステートメト
リックＳＭ）が供給される。これらブランチメトリック
ＢＭとステートメトリックＳＭとがそれぞれ対応する加
算器１２２，１２３にて加算され、これら加算器１２
２，１２３からの出力（２つのパスに対応する新たなパ
スメトリック）が上記比較器１２６に送られる。当該比
較器１２６では上記生き残りパスが選択され、そのパス
がパス選択信号（バス選択信号）ＳＥＬとして端子１２
９から出力される。また、上記加算器１２２，１２３か
らのパスメトリックは上記セレクタ１２７にも送られ、
当該セレクタ１２７では上記比較器１２６からのパス選
択信号ＳＥＬに基づいて上記２つのパスメトリックを選
択する。

【００１０】上記セレクタ１２７で選択されたパスメト
リックはステートメトリックＳＭとして加算器１１６に
送られると共に、端子１１４を介して上記オーバーフロ
ウ防止のための正規化検出回路１１３にも送られる。当
該正規化検出回路１１３では上記オーバーフロウが発生
するか否かを検出して、オーバーフロウが発生すると検
出した時には、上記ステートメトリックＳＭの値に基づ
いた上記補正値としての減算値を出力し、この減算値が
ＡＣＳ回路の端子１１５を介して上記加算器１１６に送
られる。すなわち、当該加算器１１６では、上記正規化
検出回路１１３でオーバーフロウが発生すると検出され
たときの上記減算値と、上記セレクタ１２７からのステ
ートメトリックＳＭの値との加算（減算すなわち正規
化）が行われる。この加算器１１６の出力がフリップフ
ロップ（レジスタ）１１７を介して、他のＡＣＳ回路へ
のステートメトリックＳＭとして端子１２８から出力さ
れる。

【００１１】上記図８及び図７に示した各ＡＣＳ回路か
らなる上記図６のステートメトリック計算部１０２から
のパス選択信号（図７の各ＡＣＳ回路からのパス選択信
号）ＳＥＬ０〜ＳＥＬ７は、パスメモリ回路１０３に送
られる。当該パスメモリ回路１０３は、上記ステートメ
トリック計算部１０２からのパス選択信号ＳＥＬ０〜Ｓ
ＥＬ７が加えられて、生き残りパスの経歴が記憶される
ものである。具体的構成の図示は省略するが、当該パス
メモリ回路１０３は、複数段構成の複数のパスメモリセ
ルからなるものであり、上記各ＡＣＳ回路１０２₀〜１
０２₇からのパス選択信号ＳＥＬ０〜ＳＥＬ７が、当該
パスメモリ回路１０３の対応する各パスメモリセルに送
られる。ここで、各段のパスメモリセルでは、入力デー
タ（初段のパスメモリセルには初期値）が、クロックＣ
ＬＫと上記パス選択信号ＳＥＬ０〜ＳＥＬ７に基づいて
順次内部状態を遷移させるようにシフトされる。すなわ
ち、復号サイクル毎にＡＣＳ回路１０２₀〜１０２₇で
生き残りパスと判定した側のパスメモリセルの内容をパ
ス選択信号を用いて後段のパスメモリセルに転送する。
なお、拘束長Ｋの場合には、パスメモリセルが、状態数
２^K-1×拘束長（Ｋ×５）個程度組み合わされてパスメ
モリ回路全体が構成される。

【００１２】これらパスメモリセルからの出力が、図６
の上記多数決回路（最尤判定回路）１０４に送られる。
当該多数決回路１０４で判定された上記ステートメトリ
ックＳＭが最小となる経歴のパスメモリ回路１０３の内
容が“０”又は“１”の復号信号として出力端子１０５
から出力される。

【００１３】なお、従来のビタビ復号器については、特
開昭５９−１６０３４９号公報や、特開昭６０−１１１
５３３号公報等に記載されているものを挙げることがで
きる。

【００１４】

【発明が解決しようとする課題】ところで、上記ビタビ
復号器のステートメトリック計算部の上述したような通
常のＡＣＳ回路においては、図７及び図８に示したよう
に全てのＡＣＳ回路１０２₀〜１０２₇のセレクタ１２
７の出力を正規化検出回路１１３に送り、当該正規化検
出回路１１３でオーバーフロウを補正するための補正値
を算出し、この補正値を各ＡＣＳ回路１０２₀〜１０２
₇の加算器１１６に送って上記セレクタ１２７の出力値
から減算して、新たなステートメトリックＳＭの値とし
てフリップフロップ１１７に記憶するようにしている。

【００１５】ここで、当該オーバーフロウの補正値検出
（正規化検出）の動作は、１タイムスロット中で行われ
ている。このようなことから、ステートメトリックＳＭ
の値に基づく補正値のフィードバックループが速度的に
非常に困難となっている。

【００１６】また、ビタビ復号器においては、符号の拘
束長Ｋを大きくする程、誤り訂正能力が大きくなること
から、当該誤り訂正能力を高めようとして拘束長Ｋを大
きくしようとすると、拘束長Ｋのとき各ＡＣＳ回路は２
^K-1個必要となる。したがって、各ＡＣＳ回路に対して
オーバーフロウ防止のための構成（図８の加算器１１６
等）を付加することは回路規模が大規模となり、好まし
くない。

【００１７】そこで、本発明は、上述のような実情に鑑
みて提案されたものであり、構成の大型化を防止でき、
速度的に問題なくオーバーフロウの防止ができ、さらに
高速化も可能で、ＩＣ化も容易なステートメトリック計
算部を有するビタビ復号器を提供することを目的とする
ものである。

【００１８】

【課題を解決するための手段】本発明に係るビタビ復号
器は、上述の課題を解決するために提案されたものであ
り、入力符号に基づいてブランチメトリックを計算する
ブランチメトリック計算部と、ブランチメトリックに基
づいてパス選択信号を出力する複数のＡＣＳ回路からな
るステートメトリック計算部と、上記パス選択信号が供
給される複数のパスメモリセルからなるパスメモリ回路
と、上記パスメモリ回路の出力に対して最尤判定を行う
最尤判定手段とを有するビタビ復号器において、上記ス
テートメトリック計算部は、各ＡＣＳ回路で求めたそれ
ぞれのステートメトリック値の最上位ビットが全て
“１”のときステートメトリック値の正規化を行うこと
を決定し、上記各ステートメトリック値の最上位ビット
を全て“０”にするようにしている。

【００１９】また、上記ステートメトリック計算部は、
時刻ｔのステートメトリック値に基づいてステートメト
リック値の正規化（オーバーフロウに対する補正）を行
うか否かを決定し、正規化すると決定したときには時刻
ｔ＋１のステートメトリック値に対して正規化を行う。

【００２０】

【００２１】なお、上記ステートメトリック値の正規化
を行うか否かを決定する具体的手段（正規化検出手段）
としては、各ステートメトリック値のＭＳＢが各入力端
子に供給されるＡＮＤ（論理積）ゲートを例に挙げるこ
とができる。すなわち、当該正規化検出手段としてのＡ
ＮＤゲートの各入力端子に供給される各ステートメトリ
ックのＭＳＢが全て“１”となったときには、オーバー
フロウが発生する虞れがある。したがって、当該ＡＮＤ
ゲートの各入力端子への上記ステートメトリックのＭＳ
Ｂが全て“１”となったときの当該ＡＮＤゲートの出力
端子からの“１”の出力を、オーバーフロウの補正値
（検出値）として各ＡＣＳ回路に送る。

【００２２】ここで、上記ステートメトリック計算部の
各ＡＣＳ回路は、ブランチメトリックとステートメトリ
ックとを加算する２つの加算器と、当該２つの加算器か
らの出力を比較する比較器と、上記２つの加算器の出力
を上記比較器の出力に基づいて選択するセレクタとを有
してなる。

【００２３】上記加算器にはブランチメトリックとステ
ートメトリックの加算時のオーバーフロウを防止するオ
ーバーフロウ防止手段を設けることができる。また、当
該加算器及び／又はセレクタには負論理のゲート回路を
用いることができる。

【００２４】

【作用】本発明のビタビ復号器によれば、正規化を行う
タイミングが、正規化決定時の１タイムスロット後に実
施されるため、フィードバックループの外で並列処理で
き、高速動作が可能となる。

【００２５】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。

【００２６】本発明の実施例のビタビ復号器は、例えば
前述した図６のように、入力符号に基づいてブランチメ
トリックＢＭを計算するブランチメトリック計算部と、
ブランチメトリックＢＭに基づいてパス選択信号（バス
選択信号）ＳＥＬを出力する複数のＡＣＳ回路からなる
ステートメトリック計算部と、上記パス選択信号ＳＥＬ
が供給される複数のパスメモリセルからなるパスメモリ
回路と、上記パスメモリ回路の出力に対して最尤判定を
行う最尤判定手段としての多数決回路とを有するビタビ
復号器であって、上記ステートメトリック計算部は、図
１に示すように、各ＡＣＳ回路１８０₀〜１８０₇で求
めた時刻ｔの全ステートメトリックＳＭ０〜ＳＭ７の値
の最上位ビット（ＭＳＢ）に基づいて、ステートメトリ
ック値の正規化（オーバーフロウに対する補正）を行う
か否かを決定する正規化検出回路１７０を設け、当該正
規化検出回路１７０で正規化を行うと決定したときには
時刻ｔ＋１のステートメトリックＳＭ０〜ＳＭ７の最上
位ビット（ＭＳＢ）を“０”にすることで正規化を行う
ようにしたものである。

【００２７】なお、この図１には、拘束長Ｋ＝４の場合
を例に挙げている。また、図１と前述の図７とで対応す
る部分には同一の指示符号を付している。

【００２８】すなわち、この図１において、上記各ＡＣ
Ｓ回路１８０₀〜１８０₇では、端子１１０₀₀〜１１０
₁₀を介して入力されたブランチメトリックＢＭ00〜ＢＭ
11に１シンボル前のパスメトリックを加算して２つのパ
スに対応する新たなパスメトリックを計算し、これらの
パスメトリック値を比較器で比較して、パスメトリック
の小さい方を生き残りパスとして選択し、その選択した
パスを示すパス選択信号ＳＥＬ０〜ＳＥＬ７を端子１１
１₀〜１１１₇から出力すると共に、上記選択したパス
メトリック（ステートメトリックＳＭ０〜ＳＭ７）を他
のＡＣＳ回路に送る。

【００２９】また、本実施例のこのステートメトリック
計算部には、各ＡＣＳ回路１８０₀〜１８０₇における
ステートメトリックＳＭ０〜ＳＭ７の算出の際のオーバ
ーフロウを防止するために、上記オーバーフロウ検出回
路としての正規化検出回路１７０が設けられている。当
該正規化検出回路１７０では、上述したように、時刻ｔ
の全ステートメトリックＳＭ０〜ＳＭ７の値のＭＳＢに
基づいて上記正規化を行うか否かを決定し、正規化を行
うと決定したときには時刻ｔ＋１のステートメトリック
ＳＭ０〜ＳＭ７のＭＳＢを“０”にする正規化を行うた
めの正規化検出出力（補正値、減算値）を各ＡＣＳ回路
１８０₀〜１８０₇に送る。

【００３０】ここで、各々のＡＣＳ回路１８０₀〜１８
０₇は、具体的には例えば図２に示すように、加算器(A
dder) ２２０，２３０と、比較器(Comparator)１２６
と、セレクタ(Selector)２００とを主要構成要素とする
ものである。なお、この図２においても、前述した図８
と同様の部分には同一の指示符号を付している。

【００３１】この図２において、１つのＡＣＳ回路の端
子１２０と１２１にはブランチメトリック計算部からの
１組のブランチメトリックＢＭが供給され、端子１２４
と１２５には他のＡＣＳ回路からの上記選択された１組
のパスメトリックが供給される。これらブランチメトリ
ックＢＭとステートメトリックＳＭとがそれぞれ対応す
る加算器２２０，２３０にて加算される。

【００３２】例えば、上記ステートメトリックＳＭが７
ビット長（ｓｍ０〜ｓｍ６の７ビット）で構成され、上
記ブランチメトリックＢＭが４ビット長（ｂｍ０〜ｂｍ
３の４ビット）で構成されとすると、上記加算器２２
０，２３０は、例えば図３に示すように、加算演算の主
要構成要素として、１個の４ビット全加算器２２４₀₃と
３個の半加算器２２４₄〜２２４₆とを有してなるもの
である。

【００３３】この図３において、端子２２１には上記ス
テートメトリックＳＭの各ビットｓｍ０〜ｓｍ６が供給
され、当該各ビットｓｍ０〜ｓｍ６のうちの下位側４ビ
ットｓｍ０〜ｓｍ３は上記４ビット全加算器２２４₀₃の
対応する入力端子Ａ０〜Ａ３に送られる。また、ステー
トメトリックＳＭの上位側３ビットｓｍ４〜ｓｍ６はそ
れぞれ対応する半加算器２２４₄〜２２４₆の入力端子
Ａ０に送られる。また、端子２２２には上記ブランチメ
トリックＢＭの各ビットｂｍ０〜ｂｍ３が供給され、上
記４ビット全加算器２２４₀₃の対応する入力端子Ｂ０〜
Ｂ３に送られる。

【００３４】上記４ビット全加算器２２４₀₃では、上記
ステートメトリックＳＭの下位側４ビットｓｍ０〜ｓｍ
３とブランチメトリックの各ビットｂｍ０〜ｂｍ３との
加算を行い、各出力端子Ｓ０〜Ｓ３から加算結果が出力
され、桁上げがある場合にはキャリアウト端子ＣＯから
桁上げ信号（キャリアウト信号）が出力される。

【００３５】上記４ビット全加算器２２４₀₃のキャリア
ウト端子ＣＯは、上記半加算器２２４₄の入力端子Ｂ０
と接続されている。また、当該半加算器２２４₄のキャ
リアウト端子ＣＯは半加算器２２４₅の入力端子Ｂ０と
接続され、さらに当該半加算器２２４₅のキャリアウト
端子ＣＯは半加算器２２４₆の入力端子Ｂ０と接続され
ている。これら半加算器２２４₄〜２２４₆における加
算結果は、各々の出力端子Ｓから出力される。

【００３６】すなわち、この図３の加算器においては、
上記全加算器２２４₀₃及び半加算器２２４₄〜２２４₆
によって、全体でステートメトリックＳＭとブランチメ
トリックＢＭの加算を実現している。

【００３７】また、当該図３に示す加算器には、ステー
トメトリックＳＭとブランチメトリックＢＭとの上記加
算結果がオーバーフロウしないようにするためのオーバ
ーフロウ防止手段としての１個の４入力ＡＮＤゲート２
２３及び７個の２入力ＮＯＲゲート２２５₀〜２２５₆
を設けている。すなわち、ステートメトリックＳＭが７
ビット長でブランチメトリックＢＭｗビット長の場合
においては、７ビット＋４ビット＝８ビットとなる場合
があるため、上記加算結果が７ビット長を越えないよう
に（端子２２６からの出力ｑ０〜ｑ６が７ビット長を越
えないように）するために、上記ＡＮＤゲート２２３及
びＮＯＲゲート２２５₀〜２２５₆を設けている。上記
ＡＮＤゲート２２３の４つの入力端子には、上記４ビッ
ト全加算器２２４₀₃のキャリアウト信号と上記上位側３
ビットのステートメトリックｓｍ４，ｓｍ５，ｓｍ６の
各ビットが供給されるようになっている。また、上記７
つのＮＯＲゲート２２５₀〜２２５₆のうちのゲート２
２５₀〜２２５₃のそれぞれ一方の入力端子には上記４
ビット全加算器２２４₀₃の対応する各出力端子Ｓ０〜Ｓ
３から加算結果が供給され、ゲート２２５₄〜２２５₆
のそれぞれ一方の入力端子には対応する半加算器２２４
₄〜２２４₆の各出力端子Ｓから加算結果が供給される
ようになっている。

【００３８】ここで、図３に示した構成において、７ビ
ット長のステートメトリックＳＭと４ビット長のブラン
チメトリックＢＭとを加算した結果が８ビット長になる
場合すなわちオーバーフロウするのは、必ず、上記４ビ
ット全加算器２２４₀₃のキャリアウト信号と、上記上位
側３ビットのステートメトリックｓｍ４，ｓｍ５，ｓｍ
６の各ビットとが“１”となる場合のみである。

【００３９】このため、本実施例では、上記４入力ＡＮ
Ｄゲート２２３で上記４ビット全加算器２２４₀₃のキャ
リアウト信号と上記上位側３ビットのステートメトリッ
クｓｍ４，ｓｍ５，ｓｍ６の各ビットの論理積（ＡＮ
Ｄ）を取るようにし、上記４ビット全加算器２２４₀₃の
キャリアウト信号と上記上位側３ビットのステートメト
リックｓｍ４〜ｓｍ６が全て“１”となった場合の当該
４入力ＡＮＤゲート２２３の出力（すなわち“１”）
を、上記７個のＮＯＲゲート２２５₀〜２２５₆のそれ
ぞれ他方の入力端子に送るようにしている。これによ
り、上記４入力ＡＮＤゲート２２３の出力が“１”の場
合（すなわちオーバーフロウする場合）には、各ＮＯＲ
ゲート２２５₀〜２２５₆から“０”が出力されるよう
になりオーバーフロウが防止されるようになる。なお、
オーバーフロウがない場合すなわち４入力ＡＮＤゲート
２２３の出力が“０”の場合は、上記全加算器２２４₀₃
及び半加算器２２４₄〜２２４₆の加算出力が全て反転
出力となって、端子２２６から出力（７ビット出力ｑ０
〜ｑ６）されるようになる。

【００４０】このように、本実施例の図３の加算器にお
いては、上記半加算器２２４₄〜２２４₆における３ビ
ット分の加算を行う前に、オーバーフロウを行うか否か
が判定できるので、処理の高速化が可能となる。

【００４１】また、本実施例の図３の加算器において、
各ＮＯＲゲート２２５₀〜２２５₆はＯＲゲートとする
ことも可能であるが、負論理構成とするとゲート数を削
減することができると共にその分処理も高速化できるの
で、本実施例では負論理の上記ＮＯＲゲート２２５₀〜
２２５₆を用いるようにしている。

【００４２】図２に戻って、上述したような図３の構成
の加算器２２０，２３０からのパスメトリックが上記比
較器１２６に送られる。当該比較器１２６では生き残り
パスが選択され、そのパスがパス選択信号（バス選択信
号）ＳＥＬとして端子１２９から出力される。また、上
記加算器１２２，１２３からのパスメトリックは上記セ
レクタ２００にも送られ、当該セレクタ２００では上記
比較器１２６からのパス選択信号ＳＥＬに基づいて上記
２つのパスメトリックを選択する。

【００４３】上記セレクタ２００で選択されたパスメト
リックはステートメトリックＳＭとしてフリップフロッ
プ１７７に送られ記憶される。このフリップフロップ１
７７からの１タイムクロック前のステートメトリックＳ
Ｍは、端子１２８から出力されて他のＡＣＳ回路に送ら
れると共に、当該１タイムクロック前の全ステートメト
リックＳＭのＭＳＢのみが上記正規化検出回路１７０に
送られる。

【００４４】当該正規化検出回路１７０は、具体的には
図４及び図１に示すように、ｎ入力（拘束長Ｋの場合は
ｎ＝２^K-1で、本実施例では拘束長Ｋ＝４であるため７
入力）のＡＮＤゲート１７２からなるものである。

【００４５】図４において、当該正規化検出回路１７０
の端子１７４₀〜１７４_n（本実施例では端子１７４₀
〜１７４₇）には、上記ステートメトリックＳＭ０〜Ｓ
Ｍ７のＭＳＢが供給され、ＡＮＤゲート１７２に送られ
る。当該ＡＮＤゲート１７２ではｎ個（７個）のステー
トメトリックＳＭ０〜ＳＭ７のＭＳＢの全ての論理積を
取り、その出力を正規化検出出力ｎｏｒとして端子１７
３から出力する。すなわち、当該正規化検出回路１７０
においては、ｎ個（７個）のステートメトリックＳＭ０
〜ＳＭ７のＭＳＢビットが全て“１”となった時に
“１”となる正規化検出出力ｎｏｒを、端子１７３を介
して各ＡＣＳ回路１８０₀〜１８０₇に対して送る。言
い換えれば、当該正規化検出回路１７０のＡＮＤゲート
１７２の各入力端子に供給される各ステートメトリック
ＳＭのＭＳＢが全て“１”となったときには、オーバー
フロウが発生する虞れがあるので、当該ＡＮＤゲート１
７２の各入力端子への上記ステートメトリックＳＭのＭ
ＳＢが全て“１”となったときの当該ＡＮＤゲート１７
２の出力端子からの“１”の出力を、オーバーフロウの
補正値として各ＡＣＳ回路１８０₀〜１８０₇に送り、
これらＡＣＳ回路１８０ ₀〜１８０₇で正規化を行うよ
うさせる。なお、オーバーフロウしない時すなわち正規
化を行わない時には上記正規化検出出力ｎｏｒは“０”
である。

【００４６】ここで、上記正規化検出出力ｎｏｒは、図
２に示すように、各ＡＣＳ回路１８０₀〜１８０₇の端
子１７１を介して、セレクタ２００に送られるようにな
っている。

【００４７】当該セレクタ２００は、具体的には図５に
示すように構成されるものである。この図５において、
上記ステートメトリックＳＭを７ビット長とした場合、
当該セレクタ２００の端子２０２には、前述した図２の
加算器２２０，２３０の何れか一方からの７ビットの加
算出力ａ０〜ａ７が供給され、端子２０３には他方の加
算器からの７ビットの加算出力ｂ０〜ｂ７が供給され
る。また、端子２０１には上記正規化検出出力ｎｏｒが
供給されるようになっており、端子２０４にはパス選択
信号ＳＥＬが供給される。

【００４８】上記加算出力ａ０〜ａ７のうちのａ０はＡ
ＮＤゲート２０５₀の一方の入力端子に送られ、上記加
算出力ｂ０〜ｂ７のうちのｂ０はＡＮＤゲート２０６₀
の一方の入力端子に送られる。以下同様に、加算出力ａ
１はＡＮＤゲート２０５₁の一方の入力端子に、上記加
算出力ｂ１はＡＮＤゲート２０６₁の一方の入力端子
に、加算出力ａ２はＡＮＤゲート２０５₂の一方の入力
端子に、上記加算出力ｂ２はＡＮＤゲート２０６₂の一
方の入力端子に、加算出力ａ３はＡＮＤゲート２０５₃
の一方の入力端子に、上記加算出力ｂ３はＡＮＤゲート
２０６₃の一方の入力端子に、加算出力ａ４はＡＮＤゲ
ート２０５₄の一方の入力端子に、上記加算出力ｂ４は
ＡＮＤゲート２０６₄の一方の入力端子に、加算出力ａ
５はＡＮＤゲート２０５₅の一方の入力端子に、上記加
算出力ｂ５はＡＮＤゲート２０６₅の一方の入力端子
に、加算出力ａ６はＡＮＤゲート２０５₆の一方の入力
端子に、上記加算出力ｂ６はＡＮＤゲート２０６₆の一
方の入力端子に送られる。

【００４９】また、これら各ＡＮＤゲート２０５₀〜２
０５₆のそれぞれ他方の入力端子には上記パス選択信号
ＳＥＬが供給され、各ＡＮＤゲート２０６₀〜２０６₆
のそれぞれ他方の入力端子にはインバータ２０９を介し
て反転されたパス選択信号ＳＥＬが供給されるようにな
っている。

【００５０】さらに、これら各ＡＮＤゲート２０５₀〜
２０５₆及び２０６₀〜２０６₆の各出力は、それぞれ
対応するＮＯＲゲート２０７₀〜２０７₆の入力端子に
送られる。すなわち、ＡＮＤゲート２０５₀の出力はＮ
ＯＲゲート２０７₀の一方の入力端子に、ＡＮＤゲート
２０６₀の出力はＮＯＲゲート２０７₀の他方の入力端
子に送られる。以下同様に、ＡＮＤゲート２０５₁の出
力はＮＯＲゲート２０７₁の一方の入力端子に、ＡＮＤ
ゲート２０６₁の出力はＮＯＲゲート２０７₁の他方の
入力端子に、ＡＮＤゲート２０５₂の出力はＮＯＲゲー
ト２０７₂の一方の入力端子に、ＡＮＤゲート２０６₂
の出力はＮＯＲゲート２０７₂の他方の入力端子に、Ａ
ＮＤゲート２０５₃の出力はＮＯＲゲート２０７₃の一
方の入力端子に、ＡＮＤゲート２０６₃の出力はＮＯＲ
ゲート２０７₃の他方の入力端子に、ＡＮＤゲート２０
５₄の出力はＮＯＲゲート２０７₄の一方の入力端子
に、ＡＮＤゲート２０６₄の出力はＮＯＲゲート２０７
₄の他方の入力端子に、ＡＮＤゲート２０５₅の出力は
ＮＯＲゲート２０７₅の一方の入力端子に、ＡＮＤゲー
ト２０６₅の出力はＮＯＲゲート２０７₅の他方の入力
端子に、ＡＮＤゲート２０５₆の出力はＮＯＲゲート２
０７₆の一方の入力端子に、ＡＮＤゲート２０６₆の出
力はＮＯＲゲート２０７₆の他方の入力端子に送られ
る。

【００５１】したがって、これら各ＡＮＤゲート２０５
₀〜２０５₆と２０６₀〜２０６₆及びＮＯＲゲート２
０７₀〜２０７₆においては、上記パス選択信号ＳＥＬ
及びその反転信号に応じてそれぞれ上記加算出力ａ０〜
ａ７とｂ０〜ｂ７の選択がなされる。例えば、上記パス
選択信号ＳＥＬが“０”の時は上記加算出力ｂ０〜ｂ６
が選択され、上記パス選択信号ＳＥＬが“１”の時は上
記加算出力ａ０〜ａ６が選択される。

【００５２】ところで、この図５に示すセレクタにおい
て、上記ＮＯＲゲート２０７₆は３入力となっており、
当該ＮＯＲゲート２０７₆の３番目の入力端子には上記
端子２０１を介する上記正規化検出出力ｎｏｒが供給さ
れるようになっている。

【００５３】すなわち、この図５に示す本実施例のセレ
クタにおいては、上記加算出力ａ０〜ａ７とｂ０〜ｂ７
の最上位ビットに対応する上記ＮＯＲゲート２０７₆に
対して上記正規化検出出力ｎｏｒを送ることで、選択と
同時に正規化すなわちオーバーフロウの補正を可能とし
ている。

【００５４】具体的に言うと、上記正規化検出出力ｎｏ
ｒが“１”となる場合（オーバーフロウする場合）に
は、ＭＳＢビット（図５の場合は第６ビット）を除く
（第０〜第５ビット）については通常通り選択出力され
るが、ＭＳＢビットは上記正規化検出出力ｎｏｒが供給
される上記ＮＯＲゲート２０７₆におけるＮＯＲ論理に
より、出力Ｑ６は“０”になる。ここで、当該正規化検
出出力ｎｏｒは、全ＡＣＳ回路（図１のＡＣＳ回路１８
０₀〜１８０₇）に接続されているため、全ステートメ
トリックＳＭ０〜ＳＭ７のＭＳＢビットは“０”にな
り、これにより正規化が可能となる。

【００５５】なお、本実施例の図５のセレクタにおいて
も、各ＮＯＲゲート２０７₀〜２０７₆はＯＲゲートと
することも可能であるが、負論理構成とするとゲート数
を削減することができると共にその分処理も高速化でき
るので、本実施例では負論理の上記ＮＯＲゲート２０７
₀〜２０７₆を用いるようにしている。また、本実施例
では、前述した図３のように、加算器で負論理構成を用
いているので、当該セレクタでも負論理構成とすること
で、当該セレクタの出力は正論理に直すことができる。

【００５６】上述した各ＡＣＳ回路１８０₀〜１８０₇
の図５に示したセレクタ２００の出力Ｑ０〜Ｑ６（ステ
ートメトリックＳＭ）は、出力端子２１０から出力さ
れ、図２のフリップフロップ１７７に送られる。

【００５７】上述したように、本実施例においては、全
体として、時刻ｔにおける全ステートメトリックＳＭか
ら正規化を検出し、時刻ｔ＋１に正規化を実施すること
により、また、正規化の判定は全ステートメトリックＳ
ＭのＭＳＢビットに対して行い、この検出出力に基づい
て正規化を行うことによって、高速動作かつ小規模の回
路で実現できるようになった。

【００５８】すなわち、本発明実施例のビタビ復号器に
よれば、正規化を行うタイミングが、正規化決定時の１
タイムスロット後に実施されるため、フィードバックル
ープの外で並列処理でき、高速動作が可能となる。した
がって、特に、拘束長Ｋが長い場合に適用すると、回路
規模の増大を抑えることができ、ＩＣ化する上で非常に
有利となる。

【００５９】

【発明の効果】上述のように、本発明においては、ステ
ートメトリック計算部は、各ＡＣＳ回路で求めた時刻ｔ
の全ステートメトリックの値の最上位ビットに基づい
て、ステートメトリック値の正規化（オーバーフロウに
対する補正）を行うか否かを決定し、正規化を行うと決
定したときには時刻ｔ＋１のステートメトリックの最上
位ビットを“０”にすることで正規化を行うようにした
ことにより、正規化を行うタイミングが、正規化決定時
の１タイムスロット後に実施されるようになってフィー
ドバックループの外で並列処理でき高速動作が可能とな
り、速度的に問題なくオーバーフロウの防止ができるよ
うになる。また、ステートメトリック計算部のＡＣＳ回
路の加算器及びセレクタを負論理構成とすることで、構
成の大型化を防止でき、さらに高速化も可能で、ＩＣ化
も容易となる。

【図面の簡単な説明】

【図１】本発明の実施例の拘束長Ｋ＝４のビタビ復号器
のステートメトリック計算部の概略構成を示すブロック
回路図である。

【図２】本実施例のステートメトリック計算部のＡＣＳ
回路及び正規化検出回路の概略構成を示すブロック回路
図である。

【図３】本実施例のＡＣＳ回路の加算器の具体的構成を
示す回路図である。

【図４】本実施例のステートメトリック計算部の正規化
検出回路の具体的構成を示す回路図である。

【図５】本実施例のＡＣＳ回路のセレクタの具体的構成
を示す回路図である。

【図６】ビタビ復号器の全体構成を示すブロック回路図
である。

【図７】従来のステートメトリック計算部の概略構成を
示すブロック回路図である。

【図８】従来のステートメトリック計算部のＡＣＳ回路
及び正規化検出回路の概略構成を示すブロック回路図で
ある。

【符号の説明】

１０１・・・・ブランチメトリック計算部１０２・・・・ステートメトリック計算部１０３・・・・パスメモリ回路１０４・・・・多数決回路（最尤判定回路）１２６・・・・比較器１７０・・・・正規化検出回路１７２，２２３，２０５₀〜２０５₇，２０６₀〜２０
６₇・ＡＮＤゲート１７７・・・・フリップフロップ１８０₀〜１８０₇・・・・ＡＣＳ回路２００・・・・セレクタ２０７₀〜２０７₆，２２５₀〜２２５₆・・・ＮＯＲ
ゲート２２０，２３０・・・・・・加算器２２４₄〜２２４₆・・・・半加算器２２４₀₃・・・４ビット全加算器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 H04L 25/00

Claims

(57)【特許請求の範囲】

【請求項１】入力符号に基づいてブランチメトリック
を計算するブランチメトリック計算部と、ブランチメト
リックに基づいてパス選択信号を出力する複数のＡＣＳ
回路からなるステートメトリック計算部と、上記パス選
択信号が供給される複数のパスメモリセルからなるパス
メモリ回路と、上記パスメモリ回路の出力に対して最尤
判定を行う最尤判定手段とを有するビタビ復号器におい
て、上記ステートメトリック計算部は、各ＡＣＳ回路で
求めたそれぞれのステートメトリック値の最上位ビット
が全て“１”のときステートメトリック値の正規化を行
うことを決定し、上記各ステートメトリック値の最上位
ビットを全て“０”にすることを特徴とするビタビ復号
器。
【請求項２】上記ステートメトリック計算部は、時刻
ｔのステートメトリック値に基づいてステートメトリッ
ク値の正規化を行うか否かを決定し、正規化すると決定
したときには時刻ｔ＋１のステートメトリック値に対し
て正規化を行うことを特徴とする請求項１記載のビタビ
復号器。
【請求項３】上記ステートメトリック計算部の各ＡＣ
Ｓ回路は、ブランチメトリックとステートメトリックと
を加算する２つの加算器と、当該２つの加算器からの出
力を比較する比較器と、上記２つの加算器の出力を上記
比較器の出力に基づいて選択するセレクタとを有してな
ると共に、上記加算器にはブランチメトリックとステー
トメトリックの加算時のオーバーフロウを防止するオー
バーフロウ防止手段を設けることを特徴とする請求項１
記載のビタビ復号器。
【請求項４】上記加算器は負論理構成とすることを特
徴とする請求項３記載のビタビ復号器。