JP3419680B2 - ビタビ復号装置 - Google Patents
ビタビ復号装置Info
- Publication number
- JP3419680B2 JP3419680B2 JP15336498A JP15336498A JP3419680B2 JP 3419680 B2 JP3419680 B2 JP 3419680B2 JP 15336498 A JP15336498 A JP 15336498A JP 15336498 A JP15336498 A JP 15336498A JP 3419680 B2 JP3419680 B2 JP 3419680B2
- Authority
- JP
- Japan
- Prior art keywords
- path metric
- bits
- state
- metric
- path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【発明の属する技術分野】この発明は、畳込み符号の最
尤復号法であるビタビ復号装置、特にそのメトリック正
規化手段に関するものである。
尤復号法であるビタビ復号装置、特にそのメトリック正
規化手段に関するものである。
【０００２】
【従来の技術】ビタビ復号は、畳込み符号のもつ繰り返
し構造を利用して、最尤復号を効率的に実行する復号方
法である。ビタビ復号におけるパスメトリックのオーバ
ーフローを防ぐには、周期的なメトリックの減算を行う
メトリックの正規化が必要であるが、この手法として、
たとえば特開平６−１６４４２２号公報や特開昭６２−
１７８０２０号公報に示されるように、ＡＣＳ（Ａｄ
ｄ，Ｃｏｍｐａｒｅ，Ｓｅｌｅｃｔ）回路より出力され
る各状態のパスメトリック値を固定値と比較し、比較し
た結果に基づき、各状態のパスメトリックから所定値を
減算する手法が提案されている。
し構造を利用して、最尤復号を効率的に実行する復号方
法である。ビタビ復号におけるパスメトリックのオーバ
ーフローを防ぐには、周期的なメトリックの減算を行う
メトリックの正規化が必要であるが、この手法として、
たとえば特開平６−１６４４２２号公報や特開昭６２−
１７８０２０号公報に示されるように、ＡＣＳ（Ａｄ
ｄ，Ｃｏｍｐａｒｅ，Ｓｅｌｅｃｔ）回路より出力され
る各状態のパスメトリック値を固定値と比較し、比較し
た結果に基づき、各状態のパスメトリックから所定値を
減算する手法が提案されている。
【０００３】図９は、例えば特開平６−１６４４２２号
公報に示されている従来のビタビ復号装置におけるメト
リック正規化手段を示すブロック図であり、図におい
て、１〜８はＡＣＳ回路（図示せず）より出力される各
状態のパスメトリック、７７〜８４は固定値との比較回
路、８５は論理和手段、８６〜９３は所定値の減算手段
である。
公報に示されている従来のビタビ復号装置におけるメト
リック正規化手段を示すブロック図であり、図におい
て、１〜８はＡＣＳ回路（図示せず）より出力される各
状態のパスメトリック、７７〜８４は固定値との比較回
路、８５は論理和手段、８６〜９３は所定値の減算手段
である。
【０００４】次に動作について説明する。比較回路７７
〜８４は、ＡＣＳ回路より出力される各状態のパスメト
リック１〜８をそれぞれ固定値と比較し、パスメトリッ
ク１〜８が固定値以上であれば１を出力し、固定値以下
であれば０を出力する。論理和手段８５は、比較回路７
７〜８４の出力結果の論理和を出力する。すなわち、比
較回路７７〜８４の出力のいずれかが１であれば１を出
力し、比較回路７７〜８４の出力の全てが０であれば０
を出力する。減算手段８６〜９３は、論理和手段８５の
出力が１ならば、パスメトリック１〜８から所定値を減
算して出力し、論理和手段８５の出力が０ならば、パス
メトリック１〜８をそのままを出力する。
〜８４は、ＡＣＳ回路より出力される各状態のパスメト
リック１〜８をそれぞれ固定値と比較し、パスメトリッ
ク１〜８が固定値以上であれば１を出力し、固定値以下
であれば０を出力する。論理和手段８５は、比較回路７
７〜８４の出力結果の論理和を出力する。すなわち、比
較回路７７〜８４の出力のいずれかが１であれば１を出
力し、比較回路７７〜８４の出力の全てが０であれば０
を出力する。減算手段８６〜９３は、論理和手段８５の
出力が１ならば、パスメトリック１〜８から所定値を減
算して出力し、論理和手段８５の出力が０ならば、パス
メトリック１〜８をそのままを出力する。
【０００５】また、特開昭６２−１７８０２０号公報に
示されているメトリック正規化手段は、図９の論理和手
段８５を論理積手段としたものである。
示されているメトリック正規化手段は、図９の論理和手
段８５を論理積手段としたものである。
【０００６】
【発明が解決しようとする課題】従来のビタビ復号装置
は以上のように構成されているので、固定値と比較する
ことにより、オーバーフローに対する検出を高速に行っ
ているが、パスメトリック１〜８から所定値を減算する
方法は、メトリック全体に対する演算となっているた
め、演算遅延が大きく高速化に対応できないと共に、回
路規模も大きくなるという課題があった。
は以上のように構成されているので、固定値と比較する
ことにより、オーバーフローに対する検出を高速に行っ
ているが、パスメトリック１〜８から所定値を減算する
方法は、メトリック全体に対する演算となっているた
め、演算遅延が大きく高速化に対応できないと共に、回
路規模も大きくなるという課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、パスメトリックの減算を高速に
し、かつ回路規模を小さくすることを目的とする。
めになされたもので、パスメトリックの減算を高速に
し、かつ回路規模を小さくすることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るビタビ復
号装置は、過去の枝メトリックから求められたＬビット
の各状態のパスメトリックに対して、正規化演算を行う
ものにおいて、上記各状態の全てに上記パスメトリック
の上位ｍビットのいずれかに１があるかを検出する検出
手段と、上記各状態の全てに上記パスメトリックの上位
ｍビットのいずれかに１がある場合、上記各状態のパス
メトリックの上位ｍビットからそれぞれ１を減算して出
力すると共に、上記各状態のいずれかが上記パスメトリ
ックの上位ｍビットのいずれにも１がない場合、上記各
状態のパスメトリックの上位ｍビットをそのまま出力す
るパスメトリック変換手段とを備え、上記各状態のパス
メトリックのオーバーフローとアンダーフローを発生し
ないように、上記各状態のパスメトリックのビット数Ｌ
及び上位ｍビットの条件設定を行い、（Ｌ−ｍ）ビット
の各状態のパスメトリックに、上記パスメトリック変換
手段から出力された上位ｍビットをそれぞれ合成し正規
化演算を行うものである。
号装置は、過去の枝メトリックから求められたＬビット
の各状態のパスメトリックに対して、正規化演算を行う
ものにおいて、上記各状態の全てに上記パスメトリック
の上位ｍビットのいずれかに１があるかを検出する検出
手段と、上記各状態の全てに上記パスメトリックの上位
ｍビットのいずれかに１がある場合、上記各状態のパス
メトリックの上位ｍビットからそれぞれ１を減算して出
力すると共に、上記各状態のいずれかが上記パスメトリ
ックの上位ｍビットのいずれにも１がない場合、上記各
状態のパスメトリックの上位ｍビットをそのまま出力す
るパスメトリック変換手段とを備え、上記各状態のパス
メトリックのオーバーフローとアンダーフローを発生し
ないように、上記各状態のパスメトリックのビット数Ｌ
及び上位ｍビットの条件設定を行い、（Ｌ−ｍ）ビット
の各状態のパスメトリックに、上記パスメトリック変換
手段から出力された上位ｍビットをそれぞれ合成し正規
化演算を行うものである。
【０００９】この発明に係るビタビ復号装置は、枝メト
リックが出力する可能性のある最大値をｑ，ｑを表現で
きる最小限の数値（２p −１）のビット数をｐ，ｍ＝Ｌ
−ｐ，符号化において定められる拘束長をｋとした時、 （２L −１）≧ｑ×ｋ＋２p −１ とするものである。
リックが出力する可能性のある最大値をｑ，ｑを表現で
きる最小限の数値（２p −１）のビット数をｐ，ｍ＝Ｌ
−ｐ，符号化において定められる拘束長をｋとした時、 （２L −１）≧ｑ×ｋ＋２p −１ とするものである。
【００１０】この発明に係るビタビ復号装置は、ビダビ
復号のスタート時に、初期状態のパスメトリックに対し
て、所定値ａを設定する初期値設定手段を備えたもので
ある。
復号のスタート時に、初期状態のパスメトリックに対し
て、所定値ａを設定する初期値設定手段を備えたもので
ある。
【００１１】この発明に係るビタビ復号装置は、枝メト
リックが出力する可能性のある最大値をｑ，符号化にお
いて定められる拘束長をｋとした時、 ａ≦２L −１―（ｑ×（ｋ−１）） とするものである。
リックが出力する可能性のある最大値をｑ，符号化にお
いて定められる拘束長をｋとした時、 ａ≦２L −１―（ｑ×（ｋ−１）） とするものである。
【００１２】この発明に係るビタビ復号装置は、過去の
枝メトリックから求められたＬビットの各状態のパスメ
トリックに対して、正規化演算を行うものにおいて、上
記各状態の全てに上記パスメトリックの上位ｍビットの
いずれかに１があるかを検出すると共に、上記各状態の
いずれかのパスメトリックの上位ｍビットの全てに１が
あるかを検出する検出手段と、上記各状態の全てに上記
パスメトリックの上位ｍビットのいずれかに１がある場
合又は上記各状態のいずれかのパスメトリックの上位ｍ
ビットの全てに１がある場合、上記各状態のパスメトリ
ックの上位ｍビットからそれぞれ１を減算して出力する
と共に、上記各状態のいずれかが上記パスメトリックの
上位ｍビットのいずれにも１がなく、かつ上記各状態の
いずれのパスメトリックの上位ｍビットの全てに１がな
い場合、上記各状態のパスメトリックの上位ｍビットを
そのまま出力するパスメトリック変換手段とを備え、
（Ｌ−ｍ）ビットの各状態のパスメトリックに、上記パ
スメトリック変換手段から出力された上位ｍビットをそ
れぞれ合成すると共に、上記パスメトリック変換手段に
おいて１減算する状態で、上記各状態のパスメトリック
の上位ｍビットが全て０の場合、その状態の合成する出
力を０にする正規化演算を行うものである。
枝メトリックから求められたＬビットの各状態のパスメ
トリックに対して、正規化演算を行うものにおいて、上
記各状態の全てに上記パスメトリックの上位ｍビットの
いずれかに１があるかを検出すると共に、上記各状態の
いずれかのパスメトリックの上位ｍビットの全てに１が
あるかを検出する検出手段と、上記各状態の全てに上記
パスメトリックの上位ｍビットのいずれかに１がある場
合又は上記各状態のいずれかのパスメトリックの上位ｍ
ビットの全てに１がある場合、上記各状態のパスメトリ
ックの上位ｍビットからそれぞれ１を減算して出力する
と共に、上記各状態のいずれかが上記パスメトリックの
上位ｍビットのいずれにも１がなく、かつ上記各状態の
いずれのパスメトリックの上位ｍビットの全てに１がな
い場合、上記各状態のパスメトリックの上位ｍビットを
そのまま出力するパスメトリック変換手段とを備え、
（Ｌ−ｍ）ビットの各状態のパスメトリックに、上記パ
スメトリック変換手段から出力された上位ｍビットをそ
れぞれ合成すると共に、上記パスメトリック変換手段に
おいて１減算する状態で、上記各状態のパスメトリック
の上位ｍビットが全て０の場合、その状態の合成する出
力を０にする正規化演算を行うものである。
【００１３】この発明に係るビタビ復号装置は、過去の
枝メトリックから求められたＬビットの各状態のパスメ
トリックに対して、正規化演算を行うものにおいて、上
記各状態のいずれかのパスメトリックの上位ｍビットの
全てに１があるかを検出する検出手段と、上記各状態の
いずれかのパスメトリックの上位ｍビットの全てに１が
ある場合、上記各状態のパスメトリックの上位ｍビット
からそれぞれ１を減算して出力すると共に、上記各状態
のいずれにもパスメトリックの上位ｍビットの全てに１
がない場合、上記各状態のパスメトリックの上位ｍビッ
トをそのまま出力するパスメトリック変換手段とを備
え、上記各状態のパスメトリックのオーバーフローとア
ンダーフローを発生しないように、上記各状態のパスメ
トリックのビット数Ｌ及び上位ｍビットの条件設定を行
い、（Ｌ−ｍ）ビットの各状態のパスメトリックに、上
記パスメトリック変換手段から出力された上位ｍビット
をそれぞれ合成し正規化演算を行うものである。
枝メトリックから求められたＬビットの各状態のパスメ
トリックに対して、正規化演算を行うものにおいて、上
記各状態のいずれかのパスメトリックの上位ｍビットの
全てに１があるかを検出する検出手段と、上記各状態の
いずれかのパスメトリックの上位ｍビットの全てに１が
ある場合、上記各状態のパスメトリックの上位ｍビット
からそれぞれ１を減算して出力すると共に、上記各状態
のいずれにもパスメトリックの上位ｍビットの全てに１
がない場合、上記各状態のパスメトリックの上位ｍビッ
トをそのまま出力するパスメトリック変換手段とを備
え、上記各状態のパスメトリックのオーバーフローとア
ンダーフローを発生しないように、上記各状態のパスメ
トリックのビット数Ｌ及び上位ｍビットの条件設定を行
い、（Ｌ−ｍ）ビットの各状態のパスメトリックに、上
記パスメトリック変換手段から出力された上位ｍビット
をそれぞれ合成し正規化演算を行うものである。
【００１４】この発明に係るビタビ復号装置は、枝メト
リックが出力する可能性のある最大値をｑ，ｑを表現で
きる最小限の数値（２p −１）のビット数をｐ，ｍ＝Ｌ
−ｐ，符号化において定められる拘束長をｋとした時、 （２L −１）≧ｑ×（ｋ−１）＋２p ＋１−１ とするものである。
リックが出力する可能性のある最大値をｑ，ｑを表現で
きる最小限の数値（２p −１）のビット数をｐ，ｍ＝Ｌ
−ｐ，符号化において定められる拘束長をｋとした時、 （２L −１）≧ｑ×（ｋ−１）＋２p ＋１−１ とするものである。
【００１５】この発明に係るビタビ復号装置は、ビダビ
復号のスタート時に、初期状態のパスメトリックに対し
て、所定値ａを設定する初期値設定手段を備えたもので
ある。
復号のスタート時に、初期状態のパスメトリックに対し
て、所定値ａを設定する初期値設定手段を備えたもので
ある。
【００１６】この発明に係るビタビ復号装置は、枝メト
リックが出力する可能性のある最大値をｑ，ｑを表現で
きる最小限の数値（２p −１）のビット数をｐ，符号化
において定められる拘束長をｋとした時、 ａ＜２L −２p −ｑ×（ｋ−２） とするものである。
リックが出力する可能性のある最大値をｑ，ｑを表現で
きる最小限の数値（２p −１）のビット数をｐ，符号化
において定められる拘束長をｋとした時、 ａ＜２L −２p −ｑ×（ｋ−２） とするものである。
【００１７】この発明に係るビタビ復号装置は、過去の
枝メトリックから求められたＬビットの各状態のパスメ
トリックに対して、正規化演算を行うものにおいて、上
記各状態のいずれかのパスメトリックの上位ｍビットの
全てに１があるかを検出する検出手段と、上記各状態の
いずれかのパスメトリックの上位ｍビットの全てに１が
ある場合、上記各状態のパスメトリックの上位ｍビット
からそれぞれ１を減算して出力すると共に、上記各状態
のいずれのパスメトリックの上位ｍビットの全てに１が
ない場合、上記各状態のパスメトリックの上位ｍビット
をそのまま出力するパスメトリック変換手段とを備え、
（Ｌ−ｍ）ビットの各状態のパスメトリックに、上記パ
スメトリック変換手段から出力された上位ｍビットをそ
れぞれ合成すると共に、上記パスメトリック変換手段に
おいて１減算する状態で、上記各状態のパスメトリック
の上位ｍビットが全て０の場合、その状態の合成する出
力を０にする正規化演算を行うものである。
枝メトリックから求められたＬビットの各状態のパスメ
トリックに対して、正規化演算を行うものにおいて、上
記各状態のいずれかのパスメトリックの上位ｍビットの
全てに１があるかを検出する検出手段と、上記各状態の
いずれかのパスメトリックの上位ｍビットの全てに１が
ある場合、上記各状態のパスメトリックの上位ｍビット
からそれぞれ１を減算して出力すると共に、上記各状態
のいずれのパスメトリックの上位ｍビットの全てに１が
ない場合、上記各状態のパスメトリックの上位ｍビット
をそのまま出力するパスメトリック変換手段とを備え、
（Ｌ−ｍ）ビットの各状態のパスメトリックに、上記パ
スメトリック変換手段から出力された上位ｍビットをそ
れぞれ合成すると共に、上記パスメトリック変換手段に
おいて１減算する状態で、上記各状態のパスメトリック
の上位ｍビットが全て０の場合、その状態の合成する出
力を０にする正規化演算を行うものである。
【００１８】この発明に係るビタビ復号装置は、過去の
枝メトリックから求められたＬビットの各状態のパスメ
トリックに対して、正規化演算を行うものにおいて、上
記各状態の全てに上記パスメトリックの上位ｍビットの
いずれかに１があるかを検出し検出信号を出力する検出
手段と、上記検出信号を記憶する検出信号記憶手段と、
上記Ｌビットの各状態のパスメトリックを記憶するパス
メトリックメモリと、上記検出信号記憶手段に記憶され
た検出信号が上記各状態の全てに上記パスメトリックの
上位ｍビットのいずれかに１があることを示す場合、上
記パスメトリックメモリに記憶された各状態のパスメト
リックの上位ｍビットからそれぞれ１を減算して出力す
ると共に、上記検出信号記憶手段に記憶された検出信号
が上記各状態のいずれかが上記パスメトリックの上位ｍ
ビットのいずれにも１がないことを示す場合、上記パス
メトリックメモリに記憶された上記各状態のパスメトリ
ックの上位ｍビットをそのまま出力するパスメトリック
変換手段とを備え、上記各状態のパスメトリックのオー
バーフローとアンダーフローを発生しないように、上記
各状態のパスメトリックのビット数Ｌ及び上位ｍビット
の条件設定を行い、上記パスメトリックメモリに記憶さ
れた（Ｌ−ｍ）ビットの各状態のパスメトリックに、上
記パスメトリック変換手段から出力された上位ｍビット
をそれぞれ合成し正規化演算を行うものである。
枝メトリックから求められたＬビットの各状態のパスメ
トリックに対して、正規化演算を行うものにおいて、上
記各状態の全てに上記パスメトリックの上位ｍビットの
いずれかに１があるかを検出し検出信号を出力する検出
手段と、上記検出信号を記憶する検出信号記憶手段と、
上記Ｌビットの各状態のパスメトリックを記憶するパス
メトリックメモリと、上記検出信号記憶手段に記憶され
た検出信号が上記各状態の全てに上記パスメトリックの
上位ｍビットのいずれかに１があることを示す場合、上
記パスメトリックメモリに記憶された各状態のパスメト
リックの上位ｍビットからそれぞれ１を減算して出力す
ると共に、上記検出信号記憶手段に記憶された検出信号
が上記各状態のいずれかが上記パスメトリックの上位ｍ
ビットのいずれにも１がないことを示す場合、上記パス
メトリックメモリに記憶された上記各状態のパスメトリ
ックの上位ｍビットをそのまま出力するパスメトリック
変換手段とを備え、上記各状態のパスメトリックのオー
バーフローとアンダーフローを発生しないように、上記
各状態のパスメトリックのビット数Ｌ及び上位ｍビット
の条件設定を行い、上記パスメトリックメモリに記憶さ
れた（Ｌ−ｍ）ビットの各状態のパスメトリックに、上
記パスメトリック変換手段から出力された上位ｍビット
をそれぞれ合成し正規化演算を行うものである。
【００１９】この発明に係るビタビ復号装置は、過去の
枝メトリックから求められたＬビットの各状態のパスメ
トリックに対して、正規化演算を行うものにおいて、上
記各状態のいずれかのパスメトリックの上位ｍビットの
全てに１があるかを検出し検出信号を出力する検出手段
と、上記検出信号を記憶する検出信号記憶手段と、上記
Ｌビットの各状態のパスメトリックを記憶するパスメト
リックメモリと、上記検出信号記憶手段に記憶された検
出信号が上記各状態のいずれかのパスメトリックの上位
ｍビットの全てに１があることを示す場合、上記パスメ
トリックメモリに記憶された各状態のパスメトリックの
上位ｍビットからそれぞれ１を減算して出力すると共
に、上記検出信号記憶手段に記憶された検出信号が上記
各状態のいずれにもパスメトリックの上位ｍビットの全
てに１がないことを示す場合、上記パスメトリックメモ
リに記憶された上記各状態のパスメトリックの上位ｍビ
ットをそのまま出力するパスメトリック変換手段とを備
え、上記各状態のパスメトリックのオーバーフローとア
ンダーフローを発生しないように、上記各状態のパスメ
トリックのビット数Ｌ及び上位ｍビットの条件設定を行
い、上記パスメトリックメモリに記憶された（Ｌ−ｍ）
ビットの各状態のパスメトリックに、上記パスメトリッ
ク変換手段から出力された上位ｍビットをそれぞれ合成
し正規化演算を行うものである。
枝メトリックから求められたＬビットの各状態のパスメ
トリックに対して、正規化演算を行うものにおいて、上
記各状態のいずれかのパスメトリックの上位ｍビットの
全てに１があるかを検出し検出信号を出力する検出手段
と、上記検出信号を記憶する検出信号記憶手段と、上記
Ｌビットの各状態のパスメトリックを記憶するパスメト
リックメモリと、上記検出信号記憶手段に記憶された検
出信号が上記各状態のいずれかのパスメトリックの上位
ｍビットの全てに１があることを示す場合、上記パスメ
トリックメモリに記憶された各状態のパスメトリックの
上位ｍビットからそれぞれ１を減算して出力すると共
に、上記検出信号記憶手段に記憶された検出信号が上記
各状態のいずれにもパスメトリックの上位ｍビットの全
てに１がないことを示す場合、上記パスメトリックメモ
リに記憶された上記各状態のパスメトリックの上位ｍビ
ットをそのまま出力するパスメトリック変換手段とを備
え、上記各状態のパスメトリックのオーバーフローとア
ンダーフローを発生しないように、上記各状態のパスメ
トリックのビット数Ｌ及び上位ｍビットの条件設定を行
い、上記パスメトリックメモリに記憶された（Ｌ−ｍ）
ビットの各状態のパスメトリックに、上記パスメトリッ
ク変換手段から出力された上位ｍビットをそれぞれ合成
し正規化演算を行うものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は実施の形態１によるビタビ復号装
置におけるメトリック正規化手段の構成を示すブロック
図である。図において、１〜８は、ＡＣＳ回路（図示せ
ず）より出力されたＬビットの各状態のパスメトリッ
ク、９〜１６は、Ｌビットのパスメトリック１〜８にお
ける上位ｍビットのパスメトリック、１７は、上位ｍビ
ットのパスメトリックを調べることによりオーバーフロ
ーの可能性を検出する検出手段、１８は、検出手段１７
が出力し、オーバーフローの可能性を示す検出信号、１
９は、上位ｍビットのパスメトリックに対して減算を行
うパスメトリック変換手段である。
説明する。 実施の形態１．図１は実施の形態１によるビタビ復号装
置におけるメトリック正規化手段の構成を示すブロック
図である。図において、１〜８は、ＡＣＳ回路（図示せ
ず）より出力されたＬビットの各状態のパスメトリッ
ク、９〜１６は、Ｌビットのパスメトリック１〜８にお
ける上位ｍビットのパスメトリック、１７は、上位ｍビ
ットのパスメトリックを調べることによりオーバーフロ
ーの可能性を検出する検出手段、１８は、検出手段１７
が出力し、オーバーフローの可能性を示す検出信号、１
９は、上位ｍビットのパスメトリックに対して減算を行
うパスメトリック変換手段である。
【００２１】また図２は、図１における検出手段１７の
構成を示すブロック図であり、図において、２０〜２７
は、上位ｍビットのいずれかが１のときに１を出力し、
上位ｍビットの全てが０のときに０を出力する論理和回
路、２８は、論理和回路２０〜２７の全ての出力が１の
ときに１を出力し、その他の場合は０を出力する論理積
回路である。
構成を示すブロック図であり、図において、２０〜２７
は、上位ｍビットのいずれかが１のときに１を出力し、
上位ｍビットの全てが０のときに０を出力する論理和回
路、２８は、論理和回路２０〜２７の全ての出力が１の
ときに１を出力し、その他の場合は０を出力する論理積
回路である。
【００２２】また図３は、図１におけるパスメトリック
変換手段１９の構成を示すブロック図であり、この例で
は上位ｍビットのパスメトリックを３ビットとしてい
る。図において、２９〜３１はＥＸＯＲゲート、３２〜
３３はＡＮＤゲート、３４〜３５はＮＯＴゲートであ
り、３６は上記ゲートにより構成された回路を１モジュ
ールとした変換モジュールである。
変換手段１９の構成を示すブロック図であり、この例で
は上位ｍビットのパスメトリックを３ビットとしてい
る。図において、２９〜３１はＥＸＯＲゲート、３２〜
３３はＡＮＤゲート、３４〜３５はＮＯＴゲートであ
り、３６は上記ゲートにより構成された回路を１モジュ
ールとした変換モジュールである。
【００２３】次に動作について説明する。なお、この実
施の形態では、パスメトリックの数値が大きい程、ビタ
ビ復号装置において最尤状態であるとする。また、ＡＣ
Ｓ回路の入力である枝メトリックにおける出力の最小値
を０、最大値をｑとする。ここで、枝メトリックは、実
際に受信した信号と期待値との差分であり、パスメトリ
ックは過去の枝メトリックの総和である。まずパスメト
リック１〜８から、それぞれ上位ｍビットのパスメトリ
ック９〜１６を抽出し検出手段１７に入力する。
施の形態では、パスメトリックの数値が大きい程、ビタ
ビ復号装置において最尤状態であるとする。また、ＡＣ
Ｓ回路の入力である枝メトリックにおける出力の最小値
を０、最大値をｑとする。ここで、枝メトリックは、実
際に受信した信号と期待値との差分であり、パスメトリ
ックは過去の枝メトリックの総和である。まずパスメト
リック１〜８から、それぞれ上位ｍビットのパスメトリ
ック９〜１６を抽出し検出手段１７に入力する。
【００２４】検出手段１７では、図２に示すように、各
状態において、上位ｍビットのパスメトリック９〜１６
を論理和回路２０〜２７に入力し、それぞれ上位ｍビッ
トの中に１があれば１を出力し、１がなければ０を出力
する。そして論理和回路２０〜２７の出力を更に論理積
回路２８に入力して、論理和回路２０〜２７の出力が全
て１であれば１を出力し、その他の場合は０を出力す
る。その結果は検出信号１８として出力される。すなわ
ち検出信号１８が１であれば、全てのパスメトリックの
上位ｍビットに１が存在することを示している。
状態において、上位ｍビットのパスメトリック９〜１６
を論理和回路２０〜２７に入力し、それぞれ上位ｍビッ
トの中に１があれば１を出力し、１がなければ０を出力
する。そして論理和回路２０〜２７の出力を更に論理積
回路２８に入力して、論理和回路２０〜２７の出力が全
て１であれば１を出力し、その他の場合は０を出力す
る。その結果は検出信号１８として出力される。すなわ
ち検出信号１８が１であれば、全てのパスメトリックの
上位ｍビットに１が存在することを示している。
【００２５】次にパスメトリック変換手段１９では、検
出信号１８が１なら、上位ｍビットのパスメトリック９
〜１６からそれぞれ１を減算し、検出信号１８が０な
ら、上位ｍビットのパスメトリック９〜１６をそのまま
通過させる。ここで、そのまま通過させることは、０を
減算することに相当する。
出信号１８が１なら、上位ｍビットのパスメトリック９
〜１６からそれぞれ１を減算し、検出信号１８が０な
ら、上位ｍビットのパスメトリック９〜１６をそのまま
通過させる。ここで、そのまま通過させることは、０を
減算することに相当する。
【００２６】図３のパスメトリック変換手段１９におい
て、上位３ビットのパスメトリック９に関し、その最上
位ビットがＥＸＯＲゲート３１に、その下位のビットが
ＮＯＴゲート３５とＥＸＯＲゲート３０に、最下位ビッ
トがＮＯＴゲート３４とＥＸＯＲゲート２９にそれぞれ
入力される。そして、ＥＸＯＲゲート３１の出力を最上
位ビット、ＥＸＯＲゲート３０の出力をその下位のビッ
ト、ＥＸＯＲゲート２９の出力を最下位ビットとした３
ビットの変換データバスとしてまとめられて、変換モジ
ュール３６から出力される。
て、上位３ビットのパスメトリック９に関し、その最上
位ビットがＥＸＯＲゲート３１に、その下位のビットが
ＮＯＴゲート３５とＥＸＯＲゲート３０に、最下位ビッ
トがＮＯＴゲート３４とＥＸＯＲゲート２９にそれぞれ
入力される。そして、ＥＸＯＲゲート３１の出力を最上
位ビット、ＥＸＯＲゲート３０の出力をその下位のビッ
ト、ＥＸＯＲゲート２９の出力を最下位ビットとした３
ビットの変換データバスとしてまとめられて、変換モジ
ュール３６から出力される。
【００２７】この場合、検出信号１８が１ならば、ＥＸ
ＯＲゲート２９〜３１の出力は、上位３ビットのパスメ
トリック９から１が２進数減算され、検出信号１８が０
ならば、変換モジュール３６の出力は、上位３ビットの
パスメトリック９がそのまま出力される。その他の上位
３ビットのパスメトリック１０〜１６についても、同様
に処理される。
ＯＲゲート２９〜３１の出力は、上位３ビットのパスメ
トリック９から１が２進数減算され、検出信号１８が０
ならば、変換モジュール３６の出力は、上位３ビットの
パスメトリック９がそのまま出力される。その他の上位
３ビットのパスメトリック１０〜１６についても、同様
に処理される。
【００２８】図１において、パスメトリック変換手段１
９から出力された変換された上位ｍビットのパスメトリ
ックは、その下位の（Ｌ−ｍ）ビットのパスメトリック
とそれぞれ合成され、パスメトリック正規化手段から各
状態のＬビットのパスメトリックとして出力される。
９から出力された変換された上位ｍビットのパスメトリ
ックは、その下位の（Ｌ−ｍ）ビットのパスメトリック
とそれぞれ合成され、パスメトリック正規化手段から各
状態のＬビットのパスメトリックとして出力される。
【００２９】なお、ここで符号化において定められる拘
束長をｋとすると、例えば今井秀樹著「符号理論」（電
子情報通信学会 平成２年）の２８８ページに記載され
ているように、各時点でのＡＣＳ回路より出力されるパ
スメトリックの最大の差は、ｑ×（ｋ−１）となる。ま
た、枝メトリックｑを表現しうる最小限の数値（２p−
１）のビット数をｐとすると、パスメトリックが２p 以
上となる時のパスメトリックの最小値は、２p ＋ｑ−１
以下となるので、その時のパスメトリックの最大値は、
ｑ×ｋ＋２p −１以下となる。
束長をｋとすると、例えば今井秀樹著「符号理論」（電
子情報通信学会 平成２年）の２８８ページに記載され
ているように、各時点でのＡＣＳ回路より出力されるパ
スメトリックの最大の差は、ｑ×（ｋ−１）となる。ま
た、枝メトリックｑを表現しうる最小限の数値（２p−
１）のビット数をｐとすると、パスメトリックが２p 以
上となる時のパスメトリックの最小値は、２p ＋ｑ−１
以下となるので、その時のパスメトリックの最大値は、
ｑ×ｋ＋２p −１以下となる。
【００３０】よってｑ×ｋ＋２p −１を表現しうる最小
限の数値（２L −１）（Ｌはパスメトリックのビット
数）とし、上位ｍビットをＬ−ｐとすれば、パスメトリ
ックは全て２L −１以下となるので、 （２L −１）≧ｑ×ｋ＋２p −１ とすれば、オーバーフローを発生しない。
限の数値（２L −１）（Ｌはパスメトリックのビット
数）とし、上位ｍビットをＬ−ｐとすれば、パスメトリ
ックは全て２L −１以下となるので、 （２L −１）≧ｑ×ｋ＋２p −１ とすれば、オーバーフローを発生しない。
【００３１】また、この状態において、全体に２p を減
算、すなわち上位ｍビットに対して１を減算しても、パ
スメトリック正規化手段の出力が０以下で負となるアン
ダーフローを発生しない。
算、すなわち上位ｍビットに対して１を減算しても、パ
スメトリック正規化手段の出力が０以下で負となるアン
ダーフローを発生しない。
【００３２】以上のように、この実施の形態１によれ
ば、上位ｍビットのパスメトリックに対してのみ、オー
バーフローの可能性を検出し、パスメトリック変換を行
うようにしたので、高速処理することができると共に、
メトリック正規化手段の回路規模を小さくすることがで
きるという効果が得られる。また、パスメトリックのビ
ット数Ｌ及び上位ｍビットの条件設定を行うことで、常
にオーバーフローとアンダーフローを発生しない状態に
することができるという効果が得られる。
ば、上位ｍビットのパスメトリックに対してのみ、オー
バーフローの可能性を検出し、パスメトリック変換を行
うようにしたので、高速処理することができると共に、
メトリック正規化手段の回路規模を小さくすることがで
きるという効果が得られる。また、パスメトリックのビ
ット数Ｌ及び上位ｍビットの条件設定を行うことで、常
にオーバーフローとアンダーフローを発生しない状態に
することができるという効果が得られる。
【００３３】実施の形態２．上記実施の形態１では、上
位ｍビットのパスメトリックに対してのみ、メトリック
正規化演算をするようにしたものであるが、ビタビ復号
のスタート時の初期状態に対して、パスメトリックの優
位性を与えていない。この実施の形態は、実施の形態１
と同様な構成で、オーバーフローを発生することなく、
初期状態において、エラー発生の可能性を未然に防止し
不要な演算をしないための優位性を、初期状態のパスメ
トリックに与えるものである。
位ｍビットのパスメトリックに対してのみ、メトリック
正規化演算をするようにしたものであるが、ビタビ復号
のスタート時の初期状態に対して、パスメトリックの優
位性を与えていない。この実施の形態は、実施の形態１
と同様な構成で、オーバーフローを発生することなく、
初期状態において、エラー発生の可能性を未然に防止し
不要な演算をしないための優位性を、初期状態のパスメ
トリックに与えるものである。
【００３４】図４は実施の形態２によるビタビ復号装置
におけるメトリック正規化手段の構成を示すブロック図
である。図において、３７はビダビ復号を始めるときの
スタート信号、３８は所定の値を設定する初期値設定手
段、３９は出力を０にするゲート回路であり、その他の
構成は、実施の形態１の図１と同等である。
におけるメトリック正規化手段の構成を示すブロック図
である。図において、３７はビダビ復号を始めるときの
スタート信号、３８は所定の値を設定する初期値設定手
段、３９は出力を０にするゲート回路であり、その他の
構成は、実施の形態１の図１と同等である。
【００３５】次に動作について説明する。ビタビ復号開
始時のスタート信号３７が発生した時、初期状態すなわ
ちパスメトリック１に対応する正規化出力は、初期値設
定手段３８により０でない所定値ａに設定し、それ以外
のパスメトリック２〜８に対応する正規化出力は、ゲー
ト回路３９により０に設定する。これにより初期状態１
は、他の状態２〜８に対し優位性を持つことになる。こ
こでメトリックの数値が大きい程、ビタビ復号装置にお
いて最尤状態なので、一般にａの値は、他の状態のメト
リックに対して十分に大きくすると良いが、大きすぎる
とオーバーフローを発生する。その他の動作について
は、実施の形態１と同様である。
始時のスタート信号３７が発生した時、初期状態すなわ
ちパスメトリック１に対応する正規化出力は、初期値設
定手段３８により０でない所定値ａに設定し、それ以外
のパスメトリック２〜８に対応する正規化出力は、ゲー
ト回路３９により０に設定する。これにより初期状態１
は、他の状態２〜８に対し優位性を持つことになる。こ
こでメトリックの数値が大きい程、ビタビ復号装置にお
いて最尤状態なので、一般にａの値は、他の状態のメト
リックに対して十分に大きくすると良いが、大きすぎる
とオーバーフローを発生する。その他の動作について
は、実施の形態１と同様である。
【００３６】ここで上記実施の形態１と同様にパスメト
リックの正規化演算を行い、かつオーバーフローを避け
るようにａを設定するには、ビタビ復号装置で最尤状態
として初期状態が選択された時点でのパスメトリックの
最小値がａで、最大値が２L−１以下であればよい。こ
こでメトリックの最大値と最小値の差は、ｑ×（ｋ−
１）であるから、 ａ≦２L −１−（ｑ×（ｋ−１）） とすれば、オーバーフローが発生しないことが保証され
る。
リックの正規化演算を行い、かつオーバーフローを避け
るようにａを設定するには、ビタビ復号装置で最尤状態
として初期状態が選択された時点でのパスメトリックの
最小値がａで、最大値が２L−１以下であればよい。こ
こでメトリックの最大値と最小値の差は、ｑ×（ｋ−
１）であるから、 ａ≦２L −１−（ｑ×（ｋ−１）） とすれば、オーバーフローが発生しないことが保証され
る。
【００３７】この実施の形態でも、実施の形態１と同様
に、この状態において、全体に２pを減算、すなわち上
位ｍビットに対して１を減算しても、パスメトリック正
規化手段の出力が０以下で負となるアンダーフローを発
生しない。
に、この状態において、全体に２pを減算、すなわち上
位ｍビットに対して１を減算しても、パスメトリック正
規化手段の出力が０以下で負となるアンダーフローを発
生しない。
【００３８】以上のように、この実施の形態２によれ
ば、上位ｍビットに対してのみ、パスメトリック検出と
パスメトリック変換を行うようにしたので、高速処理す
ることができると共に、パスメトリック正規化手段の回
路規模を小さくすることができるという効果が得られ
る。また復号開始時の初期状態が他の状態に対して優位
性を持つことによりエラー発生を防ぎ、不要な演算を省
略して効率的な正規化を行うことができると共に、条件
設定を行うことで、常にオーバーフローとアンダーフロ
ーを発生しない状態にすることができるという効果が得
られる。
ば、上位ｍビットに対してのみ、パスメトリック検出と
パスメトリック変換を行うようにしたので、高速処理す
ることができると共に、パスメトリック正規化手段の回
路規模を小さくすることができるという効果が得られ
る。また復号開始時の初期状態が他の状態に対して優位
性を持つことによりエラー発生を防ぎ、不要な演算を省
略して効率的な正規化を行うことができると共に、条件
設定を行うことで、常にオーバーフローとアンダーフロ
ーを発生しない状態にすることができるという効果が得
られる。
【００３９】実施の形態３．上記実施の形態１および実
施の形態２は、パスメトリックのオーバーフローが発生
しない条件でのメトリック正規化演算に関するものであ
るが、一般には、パスメトリックの最大値と最小値の差
が最大幅をとることは少ない。そこでこの実施の形態
は、パスメトリックのビット数Ｌを小さくしながら最尤
状態を選択でき、かつ上記実施の形態と同様に、高速処
理すると共に、パスメトリック正規化手段の回路規模を
小さくするものである。
施の形態２は、パスメトリックのオーバーフローが発生
しない条件でのメトリック正規化演算に関するものであ
るが、一般には、パスメトリックの最大値と最小値の差
が最大幅をとることは少ない。そこでこの実施の形態
は、パスメトリックのビット数Ｌを小さくしながら最尤
状態を選択でき、かつ上記実施の形態と同様に、高速処
理すると共に、パスメトリック正規化手段の回路規模を
小さくするものである。
【００４０】図５は実施の形態３によるビタビ復号装置
におけるメトリック正規化手段の構成を示すブロック図
である。図において、４０は上位ｍビットのパスメトリ
ックを調べることによりオーバーフローの可能性を検出
する検出手段、４１〜４８は、各パスメトリックについ
て、上位ｍビットの全てが０で、かつ検出手段４０の出
力である検出信号１８が１の場合に、０となる丸め検出
信号、４９〜５６は、丸め検出信号４１〜４８が０の時
にパスメトリック正規化手段の出力を０にするゲート回
路である。
におけるメトリック正規化手段の構成を示すブロック図
である。図において、４０は上位ｍビットのパスメトリ
ックを調べることによりオーバーフローの可能性を検出
する検出手段、４１〜４８は、各パスメトリックについ
て、上位ｍビットの全てが０で、かつ検出手段４０の出
力である検出信号１８が１の場合に、０となる丸め検出
信号、４９〜５６は、丸め検出信号４１〜４８が０の時
にパスメトリック正規化手段の出力を０にするゲート回
路である。
【００４１】また図６は、図５における検出手段４０の
構成を示すブロック図であり、図において、５７〜６４
は、上位ｍビットが全てが１のときに１を出力し、その
他のときには０を出力する論理積回路、６５は、論理積
回路５７〜６４及び論理積回路２８のいずれかの出力が
１のときに１を出力する論理和回路である。また６６〜
７３は、上位ｍビットの全てが０で、かつ検出信号１８
が１の場合に、０となる上記丸め検出信号４１〜４８を
生成する丸め検出信号生成回路である。その他の論理和
回路２０〜２７，論理積回路２８は、実施の形態１の図
２に相当するものである。
構成を示すブロック図であり、図において、５７〜６４
は、上位ｍビットが全てが１のときに１を出力し、その
他のときには０を出力する論理積回路、６５は、論理積
回路５７〜６４及び論理積回路２８のいずれかの出力が
１のときに１を出力する論理和回路である。また６６〜
７３は、上位ｍビットの全てが０で、かつ検出信号１８
が１の場合に、０となる上記丸め検出信号４１〜４８を
生成する丸め検出信号生成回路である。その他の論理和
回路２０〜２７，論理積回路２８は、実施の形態１の図
２に相当するものである。
【００４２】図６の検出手段４０では、実施の形態１の
図２に対して、論理積回路５７〜６４，論理和回路６５
を追加しているが、このことにより、オーバーフローの
クリティカルな可能性も検出することができるので、パ
スメトリックのビット数Ｌを実施の形態１よりも小さく
できるが、逆にアンダーフローの可能性が出てくる。そ
こで、図６の丸め検出信号生成回路６６〜７３と図５の
ゲート回路４９〜５６を追加して、アンダーフローの可
能性のあるパスメトリックを０にしてパスメトリック正
規化手段から出力させている。
図２に対して、論理積回路５７〜６４，論理和回路６５
を追加しているが、このことにより、オーバーフローの
クリティカルな可能性も検出することができるので、パ
スメトリックのビット数Ｌを実施の形態１よりも小さく
できるが、逆にアンダーフローの可能性が出てくる。そ
こで、図６の丸め検出信号生成回路６６〜７３と図５の
ゲート回路４９〜５６を追加して、アンダーフローの可
能性のあるパスメトリックを０にしてパスメトリック正
規化手段から出力させている。
【００４３】次に動作について説明する。検出手段４０
では、上記実施の形態１と同様に、上位ｍビットのパス
メトリック９〜１６を論理和回路２０〜２７に入力し、
その出力を更に論理積回路２８に入力する。
では、上記実施の形態１と同様に、上位ｍビットのパス
メトリック９〜１６を論理和回路２０〜２７に入力し、
その出力を更に論理積回路２８に入力する。
【００４４】また並列に、上位ｍビットのパスメトリッ
ク９〜１６を論理積回路５７〜６４に入力し、その出力
を更に論理和回路６５に入力する。そして上位ｍビット
のパスメトリック９〜１６のうちのいずれかについて、
上位ｍビットの全てが１であれば、検出信号１８を１に
する。さらに論理積回路２８の出力も論理和回路６５に
入力し、その出力を検出信号１８とする。検出信号１８
はパスメトリック変換手段１９に入力され、パスメトリ
ック変換手段１９では、実施の形態１と同様に処理がな
される。
ク９〜１６を論理積回路５７〜６４に入力し、その出力
を更に論理和回路６５に入力する。そして上位ｍビット
のパスメトリック９〜１６のうちのいずれかについて、
上位ｍビットの全てが１であれば、検出信号１８を１に
する。さらに論理積回路２８の出力も論理和回路６５に
入力し、その出力を検出信号１８とする。検出信号１８
はパスメトリック変換手段１９に入力され、パスメトリ
ック変換手段１９では、実施の形態１と同様に処理がな
される。
【００４５】また丸め検出信号生成回路６６〜７３は、
それぞれ論理和回路２０〜２７の出力と検出信号１８を
入力とし、検出信号１８が１で、かつ論理和回路２０〜
２７の出力が０の時、すなわち各状態について、上位ｍ
ビットが全て０の時に、それぞれ丸め検出信号４１〜４
８を０にし、それ以外は１とする。
それぞれ論理和回路２０〜２７の出力と検出信号１８を
入力とし、検出信号１８が１で、かつ論理和回路２０〜
２７の出力が０の時、すなわち各状態について、上位ｍ
ビットが全て０の時に、それぞれ丸め検出信号４１〜４
８を０にし、それ以外は１とする。
【００４６】図５において、丸め検出信号４１〜４８
は、それぞれパスメトリック変換手段１９で変換された
ｍビットのパスメトリックとその下位の（Ｌ−ｍ）ビッ
トのパスメトリックに対して設けられるゲート回路４９
〜５６に入力され、ゲート信号としての役割を果たす。
すなわち、パスメトリック変換手段１９で変換されたｍ
ビットのパスメトリックとその下位の（Ｌ−ｍ）ビット
のパスメトリックが合成された各状態のＬビットのパス
メトリックは、検出信号１８が１で、上位ｍビットが全
て０の場合に、その状態のパスメトリックは０として出
力され、それ以外は、合成されたパスメトリックがその
ままパスメトリック正規化手段から出力される。
は、それぞれパスメトリック変換手段１９で変換された
ｍビットのパスメトリックとその下位の（Ｌ−ｍ）ビッ
トのパスメトリックに対して設けられるゲート回路４９
〜５６に入力され、ゲート信号としての役割を果たす。
すなわち、パスメトリック変換手段１９で変換されたｍ
ビットのパスメトリックとその下位の（Ｌ−ｍ）ビット
のパスメトリックが合成された各状態のＬビットのパス
メトリックは、検出信号１８が１で、上位ｍビットが全
て０の場合に、その状態のパスメトリックは０として出
力され、それ以外は、合成されたパスメトリックがその
ままパスメトリック正規化手段から出力される。
【００４７】すなわち、パスメトリックのビット数Ｌを
小さくしても実施の形態１と同様に、パスメトリックの
変換操作を行うが、上位ｍビットが全て０である場合も
あり得る。その場合は、変換されたパスメトリックを強
制的に０にすることにより、パスメトリック正規化手段
の出力が負となるアンダーフローの発生も防いでいる。
これは信頼性の低いパスについてのパスメトリックの数
値を０に丸めているだけであり、最尤パスの優位性は保
ったままであるので、最尤パスの復号は十分可能であ
る。
小さくしても実施の形態１と同様に、パスメトリックの
変換操作を行うが、上位ｍビットが全て０である場合も
あり得る。その場合は、変換されたパスメトリックを強
制的に０にすることにより、パスメトリック正規化手段
の出力が負となるアンダーフローの発生も防いでいる。
これは信頼性の低いパスについてのパスメトリックの数
値を０に丸めているだけであり、最尤パスの優位性は保
ったままであるので、最尤パスの復号は十分可能であ
る。
【００４８】以上のように、この実施の形態３によれ
ば、上位ｍビットに対してのみ、パスメトリック検出と
パスメトリック変換を行うようにしたので、高速処理す
ることができると共に、パスメトリック正規化手段の回
路規模を小さくすることができるという効果が得られ
る。またパスメトリックのビット数Ｌを小さくしても最
尤状態を選択できると共に、オーバーフローとアンダー
フローを発生しない状態にすることができるという効果
が得られる。
ば、上位ｍビットに対してのみ、パスメトリック検出と
パスメトリック変換を行うようにしたので、高速処理す
ることができると共に、パスメトリック正規化手段の回
路規模を小さくすることができるという効果が得られ
る。またパスメトリックのビット数Ｌを小さくしても最
尤状態を選択できると共に、オーバーフローとアンダー
フローを発生しない状態にすることができるという効果
が得られる。
【００４９】実施の形態４．上記実施の形態１から実施
の形態３では、検出手段１７において、パスメトリック
の全てについて、上位ｍビットのいずれかのビットが１
であることを検出することで、検出信号１８を１として
いた。この実施の形態は、いずれかのパスメトリック
が、上位ｍビットについて全ビットが１であることを検
出することで、検出信号１８を１とするものである。
の形態３では、検出手段１７において、パスメトリック
の全てについて、上位ｍビットのいずれかのビットが１
であることを検出することで、検出信号１８を１として
いた。この実施の形態は、いずれかのパスメトリック
が、上位ｍビットについて全ビットが１であることを検
出することで、検出信号１８を１とするものである。
【００５０】図７は実施の形態４による検出手段の構成
を示すブロック図であり、メトリック正規化手段の構成
は、実施の形態１の図１に示すものである。この検出手
段１７は、いずれかのパスメトリックの状態が上位ｍビ
ットについて全ビット１であることを検出することによ
り、オーバーフローの可能性を検出するものである。図
７において、５７〜６４は、上位ｍビットが全て１のと
きに１を出力し、それ以外は０にする論理積回路，７４
は論理積回路５７〜６４のいずれかの出力が１のときに
１を出力し、それ以外は０を出力する論理和回路であ
る。
を示すブロック図であり、メトリック正規化手段の構成
は、実施の形態１の図１に示すものである。この検出手
段１７は、いずれかのパスメトリックの状態が上位ｍビ
ットについて全ビット１であることを検出することによ
り、オーバーフローの可能性を検出するものである。図
７において、５７〜６４は、上位ｍビットが全て１のと
きに１を出力し、それ以外は０にする論理積回路，７４
は論理積回路５７〜６４のいずれかの出力が１のときに
１を出力し、それ以外は０を出力する論理和回路であ
る。
【００５１】次に動作について説明する。なおこの実施
の形態でも、メトリックの数値が大きい程、ビタビ復号
装置において最尤状態であるとする。また枝メトリック
における出力の最小値を０、最大値をｑとする。まずパ
スメトリック１〜８からそれぞれ上位ｍビットのパスメ
トリック９〜１６を検出手段１７に入力する。
の形態でも、メトリックの数値が大きい程、ビタビ復号
装置において最尤状態であるとする。また枝メトリック
における出力の最小値を０、最大値をｑとする。まずパ
スメトリック１〜８からそれぞれ上位ｍビットのパスメ
トリック９〜１６を検出手段１７に入力する。
【００５２】図７に示す検出手段１７では、各状態にお
いて、上位ｍビットのパスメトリック９〜１６を論理積
回路５７〜６４に入力し、その出力を更に論理和回路７
４に入力し、その結果を検出信号１８とする。すなわち
検出信号１８は、いずれかのパスメトリック値の上位ｍ
ビットが、全て１であることを示している。
いて、上位ｍビットのパスメトリック９〜１６を論理積
回路５７〜６４に入力し、その出力を更に論理和回路７
４に入力し、その結果を検出信号１８とする。すなわち
検出信号１８は、いずれかのパスメトリック値の上位ｍ
ビットが、全て１であることを示している。
【００５３】次に図１において、パスメトリック変換手
段１９では、検出信号１８を受けて、パスメトリック１
〜８の上位ｍビットに対して、検出信号１８が１ならば
１を２進数減算し、検出信号１８が０ならばそのまま通
過させる。このパスメトリック変換手段１９は、実施の
形態１で示した図３と同じ構成である。
段１９では、検出信号１８を受けて、パスメトリック１
〜８の上位ｍビットに対して、検出信号１８が１ならば
１を２進数減算し、検出信号１８が０ならばそのまま通
過させる。このパスメトリック変換手段１９は、実施の
形態１で示した図３と同じ構成である。
【００５４】なお、ここで拘束長をｋとすると、例えば
今井秀樹著「符号理論」（電子情報通信学会 平成２
年）の２８８ページに記載されているように、各時点で
のＡＣＳ回路より出力されるパスメトリックの最大差
は、ｑ×（ｋ−１）である。ここでｑを表現しうる最小
限の数値（２p −１）のビット数をｐ，パスメトリック
のビット数をＬ，上位ｍビットをｍ＝Ｌ−ｐとすると、
検出信号１８が１となる最小値は２L −２p であり、こ
れはパスメトリックの全状態での最大値を示している。
今井秀樹著「符号理論」（電子情報通信学会 平成２
年）の２８８ページに記載されているように、各時点で
のＡＣＳ回路より出力されるパスメトリックの最大差
は、ｑ×（ｋ−１）である。ここでｑを表現しうる最小
限の数値（２p −１）のビット数をｐ，パスメトリック
のビット数をＬ，上位ｍビットをｍ＝Ｌ−ｐとすると、
検出信号１８が１となる最小値は２L −２p であり、こ
れはパスメトリックの全状態での最大値を示している。
【００５５】パスメトリックの最小値との最大差分は、
ｑ×（ｋ−１）であるから、パスメトリックの最小値が
２p 以上となるには、２L −２p −ｑ×（ｋ−１）≧２
p でなければならない。即ち ２L −１≧ｑ×（ｋ−１）＋２p+1 −１ であれば、検出信号１８が１の時、パスメトリックの最
小値が２p 以上であり、パスメトリック全体のオーバー
フローを防ぎ、かつ正規化演算においてアンダーフロー
を発生しない。
ｑ×（ｋ−１）であるから、パスメトリックの最小値が
２p 以上となるには、２L −２p −ｑ×（ｋ−１）≧２
p でなければならない。即ち ２L −１≧ｑ×（ｋ−１）＋２p+1 −１ であれば、検出信号１８が１の時、パスメトリックの最
小値が２p 以上であり、パスメトリック全体のオーバー
フローを防ぎ、かつ正規化演算においてアンダーフロー
を発生しない。
【００５６】以上のように、この実施の形態４によれ
ば、上位ｍビットに対してのみ、パスメトリック検出と
パスメトリック変換を行うようにしたので、高速処理す
ることができると共に、メトリック正規化手段の回路規
模を小さくすることができるという効果が得られる。ま
た、条件設定を行うことで、オーバーフローとアンダー
フローを発生しない状態にすることができるという効果
が得られる。
ば、上位ｍビットに対してのみ、パスメトリック検出と
パスメトリック変換を行うようにしたので、高速処理す
ることができると共に、メトリック正規化手段の回路規
模を小さくすることができるという効果が得られる。ま
た、条件設定を行うことで、オーバーフローとアンダー
フローを発生しない状態にすることができるという効果
が得られる。
【００５７】実施の形態５．上記実施の形態４では、上
位ｍビットのパスメトリックに対してのみ、メトリック
正規化演算をするようにしたものであるが、ビタビ復号
の開始時に初期状態のパスメトリックに対して優位性を
与えていない。この実施の形態は、実施の形態１に対す
る実施の形態２の図４と同様に、実施の形態４に初期値
設定手段３８及びゲート回路３９を追加することで、オ
ーバーフローとアンダーフローを発生させることなく、
ビタビ復号の開始時に、初期状態のパスメトリックに対
して優位性を与えるものである。
位ｍビットのパスメトリックに対してのみ、メトリック
正規化演算をするようにしたものであるが、ビタビ復号
の開始時に初期状態のパスメトリックに対して優位性を
与えていない。この実施の形態は、実施の形態１に対す
る実施の形態２の図４と同様に、実施の形態４に初期値
設定手段３８及びゲート回路３９を追加することで、オ
ーバーフローとアンダーフローを発生させることなく、
ビタビ復号の開始時に、初期状態のパスメトリックに対
して優位性を与えるものである。
【００５８】ここで上記実施形態４と同様に、メトリッ
ク正規化演算を行い、かつアンダーフローを避けるａを
設定するには、ビタビ復号装置で最尤状態として初期状
態が選択された時点での最小メトリック値がａとなった
時点で初めて、検出信号１８が１即ち２L −２p となれ
ばよい。よって、 ２L −２p ＞ａ＋ｑ×（ｋ−２）、 すなわち、 ａ＜２L −２P −ｑ×（ｋ−２） であれば、オーバーフローとアンダーフローが発生しな
いことが保証される。
ク正規化演算を行い、かつアンダーフローを避けるａを
設定するには、ビタビ復号装置で最尤状態として初期状
態が選択された時点での最小メトリック値がａとなった
時点で初めて、検出信号１８が１即ち２L −２p となれ
ばよい。よって、 ２L −２p ＞ａ＋ｑ×（ｋ−２）、 すなわち、 ａ＜２L −２P −ｑ×（ｋ−２） であれば、オーバーフローとアンダーフローが発生しな
いことが保証される。
【００５９】以上のように、この実施の形態５によれ
ば、上位ｍビットのみに対してパスメトリック数値検
出、パスメトリック変換手段を用いるようにしたので、
高速処理することができると共に、メトリック正規化手
段の回路規模を小さくすることができるという効果が得
られる。また初期状態が他の状態に対して優位性を持つ
ことにより、エラー発生を防ぐので、不要な演算を省略
して効率的な正規化を行うことができると共に、条件設
定を行うことで、常にオーバーフローとアンダーフロー
をを発生しない状態にすることができるという効果が得
られる。
ば、上位ｍビットのみに対してパスメトリック数値検
出、パスメトリック変換手段を用いるようにしたので、
高速処理することができると共に、メトリック正規化手
段の回路規模を小さくすることができるという効果が得
られる。また初期状態が他の状態に対して優位性を持つ
ことにより、エラー発生を防ぐので、不要な演算を省略
して効率的な正規化を行うことができると共に、条件設
定を行うことで、常にオーバーフローとアンダーフロー
をを発生しない状態にすることができるという効果が得
られる。
【００６０】実施の形態６．上記実施の形態４及び実施
の形態５は、パスメトリックのオーバーフロー及びアン
ダーフローが発生しない条件でのメトリック正規化演算
に関するものであるが、この実施の形態は、実施の形態
３の図５と同様にして、パスメトリックのビット数を小
さくしながら最尤状態を選択でき、かつ上記実施の形態
と同様に、正規化演算を高速かつ小さい回路で構成する
ものである。
の形態５は、パスメトリックのオーバーフロー及びアン
ダーフローが発生しない条件でのメトリック正規化演算
に関するものであるが、この実施の形態は、実施の形態
３の図５と同様にして、パスメトリックのビット数を小
さくしながら最尤状態を選択でき、かつ上記実施の形態
と同様に、正規化演算を高速かつ小さい回路で構成する
ものである。
【００６１】この実施の形態における検出手段４０の構
成は、実施の形態３の図６から論理積回路２８を削除し
たものとなる。これにより、パスメトリックのビット数
Ｌを小さくしても実施の形態１と同様に、パスメトリッ
クの変換操作を行うが、実施の形態３の図６の検出信号
１８が１で、上位ｍビットが全て０である場合もあり得
るので、その場合は、変換されたパスメトリックを強制
的に０にしている。これは尤度の低いパスについてのパ
スメトリックの数値を０に丸めているだけであり、最尤
パスの優位性は保ったままであるので、最尤パスの復号
は十分可能である。
成は、実施の形態３の図６から論理積回路２８を削除し
たものとなる。これにより、パスメトリックのビット数
Ｌを小さくしても実施の形態１と同様に、パスメトリッ
クの変換操作を行うが、実施の形態３の図６の検出信号
１８が１で、上位ｍビットが全て０である場合もあり得
るので、その場合は、変換されたパスメトリックを強制
的に０にしている。これは尤度の低いパスについてのパ
スメトリックの数値を０に丸めているだけであり、最尤
パスの優位性は保ったままであるので、最尤パスの復号
は十分可能である。
【００６２】以上のように、この実施の形態６によれ
ば、上位ｍビットに対してのみ、パスメトリック検出と
パスメトリック変換を行うようにしたので、高速処理す
ることができると共に、パスメトリック正規化手段の回
路規模を小さくすることができるという効果が得られ
る。またパスメトリックのビット数Ｌを小さくしても最
尤状態を選択できると共に、オーバーフローとアンダー
フローを発生しない状態にすることができるという効果
が得られる。
ば、上位ｍビットに対してのみ、パスメトリック検出と
パスメトリック変換を行うようにしたので、高速処理す
ることができると共に、パスメトリック正規化手段の回
路規模を小さくすることができるという効果が得られ
る。またパスメトリックのビット数Ｌを小さくしても最
尤状態を選択できると共に、オーバーフローとアンダー
フローを発生しない状態にすることができるという効果
が得られる。
【００６３】実施の形態７．上記実施の形態１から実施
の形態６では、メトリック正規化演算に関し、パスメト
リックの全状態の上位ｍビットについて同時に行ってい
るが、この実施の形態は、検出手段１７，４０の操作に
対して、パスメトリック変換手段１９の操作を時間的に
遅らせるものである。
の形態６では、メトリック正規化演算に関し、パスメト
リックの全状態の上位ｍビットについて同時に行ってい
るが、この実施の形態は、検出手段１７，４０の操作に
対して、パスメトリック変換手段１９の操作を時間的に
遅らせるものである。
【００６４】図８は実施の形態７によるビタビ復号装置
におけるメトリック正規化手段の構成を示すブロック図
である。図において、７５は検出信号１８を記憶する検
出信号記憶手段、７６はＬビットのパスメトリックを記
憶するパスメトリックメモリである。その他は、実施の
形態１の図１と同じである。なお、検出手段１７は、実
施の形態１の図２に示した構成でも、実施の形態４の図
７に示した構成でも良い。
におけるメトリック正規化手段の構成を示すブロック図
である。図において、７５は検出信号１８を記憶する検
出信号記憶手段、７６はＬビットのパスメトリックを記
憶するパスメトリックメモリである。その他は、実施の
形態１の図１と同じである。なお、検出手段１７は、実
施の形態１の図２に示した構成でも、実施の形態４の図
７に示した構成でも良い。
【００６５】次に動作について説明する。上位ｍビット
の各パスメトリック９〜１６は、検出手段１７に入力さ
れる。また、Ｌビットのパスメトリック１〜８は、パス
メトリックメモリ７６に記憶される。検出手段１７は、
パスメトリック変換手段１９の動作の可否を検査し、検
出信号１８として出力するが、その検出信号を検出信号
記憶手段７５に一時記憶する。そしてパスメトリックメ
モリ７６より、記憶したパスメトリック１〜８を出力す
る時に、検出信号記憶手段７５より検出信号１８の結果
を出力し、パスメトリック変換手段１９で上位ｍビット
について減算処理を行う。
の各パスメトリック９〜１６は、検出手段１７に入力さ
れる。また、Ｌビットのパスメトリック１〜８は、パス
メトリックメモリ７６に記憶される。検出手段１７は、
パスメトリック変換手段１９の動作の可否を検査し、検
出信号１８として出力するが、その検出信号を検出信号
記憶手段７５に一時記憶する。そしてパスメトリックメ
モリ７６より、記憶したパスメトリック１〜８を出力す
る時に、検出信号記憶手段７５より検出信号１８の結果
を出力し、パスメトリック変換手段１９で上位ｍビット
について減算処理を行う。
【００６６】以上のように、この実施の形態７によれ
ば、上位ｍビットに対してのみ、パスメトリック検出と
パスメトリック変換を行うようにしたので、高速処理す
ることができると共に、パスメトリック正規化手段の回
路規模を小さくすることができるという効果が得られ
る。また、検出処理とメトリック変換処理を時系列的に
分割できるので、複数の処理の開始時点を少しずつずら
して処理を行うパイプライン処理等において、より高速
処理が可能となるという効果が得られる。
ば、上位ｍビットに対してのみ、パスメトリック検出と
パスメトリック変換を行うようにしたので、高速処理す
ることができると共に、パスメトリック正規化手段の回
路規模を小さくすることができるという効果が得られ
る。また、検出処理とメトリック変換処理を時系列的に
分割できるので、複数の処理の開始時点を少しずつずら
して処理を行うパイプライン処理等において、より高速
処理が可能となるという効果が得られる。
【００６７】さらに、パスメトリックの全状態を求める
操作を複数ステップに分けて演算する場合においても、
上記と同様に検出信号１８についての検出信号記憶手段
７５にパスメトリックの全状態についてサーチする手段
を付加することにより、実施の形態１から実施の形態６
と同様の効果が得られる。
操作を複数ステップに分けて演算する場合においても、
上記と同様に検出信号１８についての検出信号記憶手段
７５にパスメトリックの全状態についてサーチする手段
を付加することにより、実施の形態１から実施の形態６
と同様の効果が得られる。
【００６８】以上のように、この発明によれば、上位ｍ
ビットのパスメトリックに対してのみ、オーバーフロー
の可能性を検出し、パスメトリック変換を行い、オーバ
ーフローとアンダーフローを発生しないように、パスメ
トリックのビット数Ｌ及び上位ｍビットの条件設定を行
うようにしたので、高速処理することができ、メトリッ
ク正規化手段の回路規模を小さくすることができると共
に、常にオーバーフローとアンダーフローを発生しない
状態にすることができるという効果がある。
ビットのパスメトリックに対してのみ、オーバーフロー
の可能性を検出し、パスメトリック変換を行い、オーバ
ーフローとアンダーフローを発生しないように、パスメ
トリックのビット数Ｌ及び上位ｍビットの条件設定を行
うようにしたので、高速処理することができ、メトリッ
ク正規化手段の回路規模を小さくすることができると共
に、常にオーバーフローとアンダーフローを発生しない
状態にすることができるという効果がある。
【００６９】この発明によれば、枝メトリックが出力す
る可能性のある最大値ｑを表現できる最小限の数値のビ
ット数ｐ、拘束長ｋに基づき、パスメトリックのビット
数Ｌ及び上位ｍビットの条件設定を行うことで、常にオ
ーバーフローとアンダーフローを発生しない状態にする
ことができるという効果がある。
る可能性のある最大値ｑを表現できる最小限の数値のビ
ット数ｐ、拘束長ｋに基づき、パスメトリックのビット
数Ｌ及び上位ｍビットの条件設定を行うことで、常にオ
ーバーフローとアンダーフローを発生しない状態にする
ことができるという効果がある。
【００７０】この発明によれば、復号開始時の初期状態
が他の状態に対して優位性を持つことによりエラー発生
を防ぎ、不要な演算を省略して効率的な正規化を行うこ
とができるという効果がある。
が他の状態に対して優位性を持つことによりエラー発生
を防ぎ、不要な演算を省略して効率的な正規化を行うこ
とができるという効果がある。
【００７１】この発明によれば、パスメトリックのビッ
ト数Ｌ及び所定値ａの条件設定を行うことで、常にオー
バーフローとアンダーフローを発生しない状態にするこ
とができるという効果がある。
ト数Ｌ及び所定値ａの条件設定を行うことで、常にオー
バーフローとアンダーフローを発生しない状態にするこ
とができるという効果がある。
【００７２】この発明によれば、いずれかのパスメトリ
ックの上位ｍビットの全てに１があるかを検出してパス
メトリック変換を行い、パスメトリック変換において、
パスメトリックの上位ｍビットが全て０の場合に、合成
する出力を０になるようにしたので、高速処理すること
ができ、パスメトリック正規化手段の回路規模を小さく
することができると共に、パスメトリックのビット数Ｌ
を小さくしても最尤状態を選択でき、オーバーフローと
アンダーフローを発生しない状態にすることができると
いう効果がある。
ックの上位ｍビットの全てに１があるかを検出してパス
メトリック変換を行い、パスメトリック変換において、
パスメトリックの上位ｍビットが全て０の場合に、合成
する出力を０になるようにしたので、高速処理すること
ができ、パスメトリック正規化手段の回路規模を小さく
することができると共に、パスメトリックのビット数Ｌ
を小さくしても最尤状態を選択でき、オーバーフローと
アンダーフローを発生しない状態にすることができると
いう効果がある。
【００７３】この発明によれば、上位ｍビットに対して
のみ、パスメトリック検出とパスメトリック変換を行
い、オーバーフローとアンダーフローを発生しないよう
に、パスメトリックのビット数Ｌ及び上位ｍビットの条
件設定を行うようにしたので、高速処理することがで
き、パスメトリック正規化手段の回路規模を小さくする
ことができると共に、常にオーバーフローとアンダーフ
ローを発生しない状態にすることができるという効果が
ある。また、検出処理とメトリック変換処理を時系列的
に分割できるので、複数の処理の開始時点を少しずつず
らせて処理を行うパイプライン処理等において、より高
速処理が可能となるという効果がある。
のみ、パスメトリック検出とパスメトリック変換を行
い、オーバーフローとアンダーフローを発生しないよう
に、パスメトリックのビット数Ｌ及び上位ｍビットの条
件設定を行うようにしたので、高速処理することがで
き、パスメトリック正規化手段の回路規模を小さくする
ことができると共に、常にオーバーフローとアンダーフ
ローを発生しない状態にすることができるという効果が
ある。また、検出処理とメトリック変換処理を時系列的
に分割できるので、複数の処理の開始時点を少しずつず
らせて処理を行うパイプライン処理等において、より高
速処理が可能となるという効果がある。
【図１】 この発明の実施の形態１によるビタビ復号装
置におけるメトリック正規化手段を示すブロック図であ
る。
置におけるメトリック正規化手段を示すブロック図であ
る。
【図２】 この発明の実施の形態１による検出手段を示
すブロック図である。
すブロック図である。
【図３】 この発明の実施の形態１によるパスメトリッ
ク変換手段を示すブロック図である。
ク変換手段を示すブロック図である。
【図４】 この発明の実施の形態２によるビタビ復号装
置におけるメトリック正規化手段を示すブロック図であ
る。
置におけるメトリック正規化手段を示すブロック図であ
る。
【図５】 この発明の実施の形態３によるビタビ復号装
置におけるメトリック正規化手段を示すブロック図であ
る。
置におけるメトリック正規化手段を示すブロック図であ
る。
【図６】 この発明の実施の形態３による検出手段を示
すブロック図である。
すブロック図である。
【図７】 この発明の実施の形態４による検出手段を示
すブロック図である。
すブロック図である。
【図８】 この発明の実施の形態７によるビタビ復号装
置におけるメトリック正規化手段を示すブロック図であ
る。
置におけるメトリック正規化手段を示すブロック図であ
る。
【図９】 従来のビタビ復号装置におけるメトリック正
規化手段を示すブロック図である。
規化手段を示すブロック図である。
１〜８ パスメトリック、９〜１６ パスメトリックの
上位ｍビット、１７，４０ 検出手段、１９ パスメト
リック変換手段、３８ 初期値設定手段、７５検出信号
記憶手段、７６ パスメトリックメモリ。
上位ｍビット、１７，４０ 検出手段、１９ パスメト
リック変換手段、３８ 初期値設定手段、７５検出信号
記憶手段、７６ パスメトリックメモリ。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−164422（ＪＰ，Ａ)
特開 平６−204897（ＪＰ，Ａ)
特開 平７−264079（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 13/00
H04L 1/00
G06F 11/00
Claims (12)
- 【請求項１】 過去の枝メトリックから求められたＬビ
ットの各状態のパスメトリックに対して、正規化演算を
行うビタビ復号装置において、 上記各状態の全てに上記パスメトリックの上位ｍビット
のいずれかに１があるかを検出する検出手段と、 上記各状態の全てに上記パスメトリックの上位ｍビット
のいずれかに１がある場合、上記各状態のパスメトリッ
クの上位ｍビットからそれぞれ１を減算して出力すると
共に、上記各状態のいずれかが上記パスメトリックの上
位ｍビットのいずれにも１がない場合、上記各状態のパ
スメトリックの上位ｍビットをそのまま出力するパスメ
トリック変換手段とを備え、上記各状態のパスメトリックのオーバーフローとアンダ
ーフローを発生しないように、上記各状態のパスメトリ
ックのビット数Ｌ及び上位ｍビットの条件設定を行い、
（Ｌ−ｍ）ビットの各状態のパスメトリックに、上記パ
スメトリック変換手段から出力された上位ｍビットをそ
れぞれ合成し正規化演算を行うことを特徴とするビタビ
復号装置。 - 【請求項２】 枝メトリックが出力する可能性のある最
大値をｑ、ｑを表現できる最小限の数値（２p −１）の
ビット数をｐ，ｍ＝Ｌ−ｐ，符号化において定められる
拘束長をｋとした時、 （２L −１）≧ｑ×ｋ＋２p −１ とすることを特徴とする請求項１記載のビタビ復号装
置。 - 【請求項３】 ビタビ復号のスタート時に、初期状態の
パスメトリックに対して、所定値ａを設定する初期値設
定手段を備えたことを特徴とする請求項１記載のビタビ
復号装置。 - 【請求項４】 枝メトリックが出力する可能性のある最
大値をｑ，符号化において定められる拘束長をｋとした
時、 ａ≦２L −１−（ｑ×（ｋ−１）） とすることを特徴とする請求項３記載のビタビ復号装
置。 - 【請求項５】 過去の枝メトリックから求められたＬビ
ットの各状態のパスメトリックに対して、正規化演算を
行うビタビ復号装置において、 上記各状態の全てに上記パスメトリックの上位ｍビット
のいずれかに１があるかを検出すると共に、上記各状態
のいずれかのパスメトリックの上位ｍビットの全てに１
があるかを検出する検出手段と、 上記各状態の全てに上記パスメトリックの上位ｍビット
のいずれかに１がある場合又は上記各状態のいずれかの
パスメトリックの上位ｍビットの全てに１がある場合、
上記各状態のパスメトリックの上位ｍビットからそれぞ
れ１を減算して出力すると共に、上記各状態のいずれか
が上記パスメトリックの上位ｍビットのいずれにも１が
なく、かつ上記各状態のいずれのパスメトリックの上位
ｍビットの全てに１がない場合、上記各状態のパスメト
リックの上位ｍビットをそのまま出力するパスメトリッ
ク変換手段とを備え、 （Ｌ−ｍ）ビットの各状態のパスメトリックに、上記パ
スメトリック変換手段から出力された上位ｍビットをそ
れぞれ合成すると共に、上記パスメトリック変換手段に
おいて１減算する状態で、上記各状態のパスメトリック
の上位ｍビットが全て０の場合、その状態の合成する出
力を０にする正規化演算を行うことを特徴とするビタビ
復号装置。 - 【請求項６】 過去の枝メトリックから求められたＬビ
ットの各状態のパスメトリックに対して、正規化演算を
行うビタビ復号装置において、 上記各状態のいずれかのパスメトリックの上位ｍビット
の全てに１があるかを検出する検出手段と、 上記各状態のいずれかのパスメトリックの上位ｍビット
の全てに１がある場合、上記各状態のパスメトリックの
上位ｍビットからそれぞれ１を減算して出力すると共
に、上記各状態のいずれにもパスメトリックの上位ｍビ
ットの全てに１がない場合、上記各状態のパスメトリッ
クの上位ｍビットをそのまま出力するパスメトリック変
換手段とを備え、上記各状態のパスメトリックのオーバーフローとアンダ
ーフローを発生しないように、上記各状態のパスメトリ
ックのビット数Ｌ及び上位ｍビットの条件設定を行い、
（Ｌ−ｍ）ビットの各状態のパスメトリックに、上記パ
スメトリック変換手段から出力された上位ｍビットをそ
れぞれ合成し正規化演算を行うことを特徴とするビタビ
復号装置。 - 【請求項７】 枝メトリックが出力する可能性のある最
大値をｑ、ｑを表現できる最小限の数値（２p −１）の
ビット数をｐ，ｍ＝Ｌ−ｐ，符号化において定められる
拘束長をｋとした時、 （２L −１）≧ｑ×（ｋ−１）＋２p+1 −１ とすることを特徴とする請求項６記載のビタビ復号装
置。 - 【請求項８】 ビタビ復号のスタート時に、初期状態の
パスメトリックに対して、所定値ａを設定する初期値設
定手段を備えたことを特徴とする請求項６記載のビタビ
復号装置。 - 【請求項９】 枝メトリックが出力する可能性のある最
大値をｑ，ｑを表現できる最小限の数値（２p −１）の
ビット数をｐ，符号化において定められる拘束長をｋと
した時、 ａ＜２L −２p −ｑ×（ｋ−２） とすることを特徴とする請求項８記載のビタビ復号装
置。 - 【請求項１０】 過去の枝メトリックから求められたＬ
ビットの各状態のパスメトリックに対して、正規化演算
を行うビタビ復号装置において、 上記各状態のいずれかのパスメトリックの上位ｍビット
の全てに１があるかを検出する検出手段と、 上記各状態のいずれかのパスメトリックの上位ｍビット
の全てに１がある場合、上記各状態のパスメトリックの
上位ｍビットからそれぞれ１を減算して出力すると共
に、上記各状態のいずれのパスメトリックの上位ｍビッ
トの全てに１がない場合、上記各状態のパスメトリック
の上位ｍビットをそのまま出力するパスメトリック変換
手段とを備え、 （Ｌ−ｍ）ビットの各状態のパスメトリックに、上記パ
スメトリック変換手段から出力された上位ｍビットをそ
れぞれ合成すると共に、上記パスメトリック変換手段に
おいて１減算する状態で、上記各状態のパスメトリック
の上位ｍビットが全て０の場合、その状態の合成する出
力を０にする正規化演算を行うことを特徴とするビタビ
復号装置。 - 【請求項１１】 過去の枝メトリックから求められたＬ
ビットの各状態のパスメトリックに対して、正規化演算
を行うビタビ復号装置において、 上記各状態の全てに上記パスメトリックの上位ｍビット
のいずれかに１があるかを検出し検出信号を出力する検
出手段と、 上記検出信号を記憶する検出信号記憶手段と、 上記Ｌビットの各状態のパスメトリックを記憶するパス
メトリックメモリと、 上記検出信号記憶手段に記憶された検出信号が上記各状
態の全てに上記パスメトリックの上位ｍビットのいずれ
かに１があることを示す場合、上記パスメトリックメモ
リに記憶された各状態のパスメトリックの上位ｍビット
からそれぞれ１を減算して出力すると共に、上記検出信
号記憶手段に記憶された検出信号が上記各状態のいずれ
かが上記パスメトリックの上位ｍビットのいずれにも１
がないことを示す場合、上記パスメトリックメモリに記
憶された上記各状態のパスメトリックの上位ｍビットを
そのまま出力するパスメトリック変換手段とを備え、上記各状態のパスメトリックのオーバーフローとアンダ
ーフローを発生しないように、上記各状態のパスメトリ
ックのビット数Ｌ及び上位ｍビットの条件設定を行い、
上記パスメトリックメモリに記憶された（Ｌ−ｍ）ビッ
トの各状態のパスメトリックに、上記パスメトリック変
換手段から出力された上位ｍビットをそれぞれ合成し正
規化演算を行うことを特徴とするビタビ復号装置。 - 【請求項１２】 過去の枝メトリックから求められたＬ
ビットの各状態のパスメトリックに対して、正規化演算
を行うビタビ復号装置において、 上記各状態のいずれかのパスメトリックの上位ｍビット
の全てに１があるかを検出し検出信号を出力する検出手
段と、 上記検出信号を記憶する検出信号記憶手段と、 上記Ｌビットの各状態のパスメトリックを記憶するパス
メトリックメモリと、 上記検出信号記憶手段に記憶された検出信号が上記各状
態のいずれかのパスメトリックの上位ｍビットの全てに
１があることを示す場合、上記パスメトリックメモリに
記憶された各状態のパスメトリックの上位ｍビットから
それぞれ１を減算して出力すると共に、上記検出信号記
憶手段に記憶された検出信号が上記各状態のいずれにも
パスメトリックの上位ｍビットの全てに１がないことを
示す場合、上記パスメトリックメモリに記憶された上記
各状態のパスメトリックの上位ｍビットをそのまま出力
するパスメトリック変換手段とを備え、上記各状態のパスメトリックのオーバーフローとアンダ
ーフローを発生しないように、上記各状態のパスメトリ
ックのビット数Ｌ及び上位ｍビットの条件設定を行い、
上記パスメトリックメモリに記憶された（Ｌ−ｍ）ビッ
トの各状態のパスメトリックに、上記パスメトリック変
換手段から出力された上位ｍビットをそれぞれ合成し正
規化演算を行うことを特徴とするビタビ復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15336498A JP3419680B2 (ja) | 1998-06-02 | 1998-06-02 | ビタビ復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15336498A JP3419680B2 (ja) | 1998-06-02 | 1998-06-02 | ビタビ復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11346161A JPH11346161A (ja) | 1999-12-14 |
| JP3419680B2 true JP3419680B2 (ja) | 2003-06-23 |
Family
ID=15560847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15336498A Expired - Lifetime JP3419680B2 (ja) | 1998-06-02 | 1998-06-02 | ビタビ復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3419680B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130124413A (ko) * | 2007-10-26 | 2013-11-13 | 퀄컴 인코포레이티드 | 최적화된 비터비 디코더 및 ｇｎｓｓ 수신기 |
-
1998
- 1998-06-02 JP JP15336498A patent/JP3419680B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11346161A (ja) | 1999-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5349608A (en) | Viterbi ACS unit with renormalization | |
| US7581160B2 (en) | ACS circuit and Viterbi decoder with the circuit | |
| JP2006054924A (ja) | 通信システムにおける速度決定方法および装置 | |
| US20050157823A1 (en) | Technique for improving viterbi decoder performance | |
| JP3266182B2 (ja) | ビタビ復号器 | |
| US6792570B2 (en) | Viterbi decoder with high speed processing function | |
| JP3419680B2 (ja) | ビタビ復号装置 | |
| US20070094318A1 (en) | Method and system for hardware efficient systematic approximation of square functions for communication systems | |
| JP3259387B2 (ja) | ビタビ復号器 | |
| JP3281439B2 (ja) | 復号器及び復号方法 | |
| US7353450B2 (en) | Block processing in a maximum a posteriori processor for reduced power consumption | |
| US6647530B1 (en) | Apparatus and method for viterbi decoding | |
| US7231586B2 (en) | Multi-rate viterbi decoder | |
| JP3260714B2 (ja) | ビタビ復号化装置およびビタビ復号化方法 | |
| JP3191442B2 (ja) | ビタビ復号用演算装置 | |
| JPH0766735A (ja) | ビタビ復号装置およびステートメトリック正規化方法 | |
| JPH0766736A (ja) | ビタビ復号装置 | |
| JP3235333B2 (ja) | ビタビ復号方法およびビタビ復号化装置 | |
| JP3237267B2 (ja) | 演算装置 | |
| JPH0118608B2 (ja) | ||
| JP2003258650A (ja) | 最尤復号器 | |
| JPH084234B2 (ja) | メトリツク演算方式 | |
| KR100195004B1 (ko) | 비트시리얼 비터비 디코더의 가산/비교/선택 어레이 | |
| CN116961823A (zh) | 一种数据处理方法及装置 | |
| JP2001060881A (ja) | パスメトリック正規化装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |