JPH06303153A - ビタビ復号器 - Google Patents
ビタビ復号器Info
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- JPH06303153A JPH06303153A JP8718193A JP8718193A JPH06303153A JP H06303153 A JPH06303153 A JP H06303153A JP 8718193 A JP8718193 A JP 8718193A JP 8718193 A JP8718193 A JP 8718193A JP H06303153 A JPH06303153 A JP H06303153A
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Abstract
(57)【要約】
【目的】 本発明は、装置化ににおいてその回路規模を
縮小化することを可能とするビタビ復号器を提供するこ
とを目的とする。 【構成】 本発明のビタビ復号器は、受信系列を入力し
てブランチメトリックを発生するブランチメトリック演
算手段と、加算器と比較選択回路とを具備してパスメト
リックを計算するＡＣＳユニットと、このＡＣＳユニッ
トから出力されるパスメトリックを各状態で記憶するパ
スメトリックレジスタと、最尤のパスメトリックを判定
するための比較選択回路で構成される最尤判定手段と、
ブランチメトリック演算手段とＡＣＳユニットとの間に
設けられ該ＡＣＳユニットに入力されるブランチメトリ
ック演算手段の出力を時分割で規制する規制手段と、を
有し、前記最尤判定手段は最尤判定の際にパスメトリッ
クレジスタの出力が入力されるＡＣＳユニットの比較選
択回路を時分割で共用することを要旨とする。
縮小化することを可能とするビタビ復号器を提供するこ
とを目的とする。 【構成】 本発明のビタビ復号器は、受信系列を入力し
てブランチメトリックを発生するブランチメトリック演
算手段と、加算器と比較選択回路とを具備してパスメト
リックを計算するＡＣＳユニットと、このＡＣＳユニッ
トから出力されるパスメトリックを各状態で記憶するパ
スメトリックレジスタと、最尤のパスメトリックを判定
するための比較選択回路で構成される最尤判定手段と、
ブランチメトリック演算手段とＡＣＳユニットとの間に
設けられ該ＡＣＳユニットに入力されるブランチメトリ
ック演算手段の出力を時分割で規制する規制手段と、を
有し、前記最尤判定手段は最尤判定の際にパスメトリッ
クレジスタの出力が入力されるＡＣＳユニットの比較選
択回路を時分割で共用することを要旨とする。
Description
【０００１】
【産業上の利用分野】本発明はビタビ復号器に関し、と
くにその装置化ににおいて回路規模を縮小化することを
可能とするビタビ復号器に関するものである。
くにその装置化ににおいて回路規模を縮小化することを
可能とするビタビ復号器に関するものである。
【０００２】
【従来の技術】ディジタル伝送における誤り訂正法とし
て、ビタビ復号法（文献〔１〕G.D.Forney,Jr., "The V
iterbi algorithm" Proceedings of IEEE, vol.61,pp.2
68-278, Mar.1973. 参照）がある。このビタビ復号法
は、最尤復号を効率よく実現するアルゴリズムである。
て、ビタビ復号法（文献〔１〕G.D.Forney,Jr., "The V
iterbi algorithm" Proceedings of IEEE, vol.61,pp.2
68-278, Mar.1973. 参照）がある。このビタビ復号法
は、最尤復号を効率よく実現するアルゴリズムである。
【０００３】以下、このビタビ復号法について説明す
る。まず、送信側では、図５に示すような畳み込み符号
器により符号化（符号化率Ｒ＝１／２，拘束長Ｌ＝３）
し、図６に示すようなトレリス表現にもとづいて復号
（誤り訂正）を行う。
る。まず、送信側では、図５に示すような畳み込み符号
器により符号化（符号化率Ｒ＝１／２，拘束長Ｌ＝３）
し、図６に示すようなトレリス表現にもとづいて復号
（誤り訂正）を行う。
【０００４】各太線は時刻ｋ＝４まで復号をすすめたと
きの、各状態｛ａ，ｂ｝＝｛０，０｝〜｛１，１｝で残
される生き残りパス（復号系列の候補）Ｖ0 〜Ｖ3 を表
す。生き残りパスは、受信系列と伝送系列の距離差をも
とに選択される。各時刻まで復号をすすめたときの、そ
の距離差（ハミング距離差）に相当するパスメトリック
を図６では実線の四角で表している。点線の四角は捨て
られたパスのパスメトリックである。
きの、各状態｛ａ，ｂ｝＝｛０，０｝〜｛１，１｝で残
される生き残りパス（復号系列の候補）Ｖ0 〜Ｖ3 を表
す。生き残りパスは、受信系列と伝送系列の距離差をも
とに選択される。各時刻まで復号をすすめたときの、そ
の距離差（ハミング距離差）に相当するパスメトリック
を図６では実線の四角で表している。点線の四角は捨て
られたパスのパスメトリックである。
【０００５】すなわち、図６から明らかなように、時
刻：ｋ＝４まで復号をすすめたときの生き残りパスＶ0
〜Ｖ3 のパスメトリックはそれぞれ１，１，２，２，で
ある。また、図示しないものの、時刻：ｋ＝１２まで復
号をすすめたときの生き残りパスＶ0 〜Ｖ3 のパスメト
リックはそれぞれ５，５，４，２である。すなわち、各
生き残りパスの過去の系列ほど一本にまとまる確率が高
いので、生き残りパスのメモリ長を適当な長さ（拘束長
の４〜６倍）で打ち切り、最過去のビットをその時刻の
復号ビットとして出力する。
刻：ｋ＝４まで復号をすすめたときの生き残りパスＶ0
〜Ｖ3 のパスメトリックはそれぞれ１，１，２，２，で
ある。また、図示しないものの、時刻：ｋ＝１２まで復
号をすすめたときの生き残りパスＶ0 〜Ｖ3 のパスメト
リックはそれぞれ５，５，４，２である。すなわち、各
生き残りパスの過去の系列ほど一本にまとまる確率が高
いので、生き残りパスのメモリ長を適当な長さ（拘束長
の４〜６倍）で打ち切り、最過去のビットをその時刻の
復号ビットとして出力する。
【０００６】誤りのパターンによっては、各生き残りパ
スの最過去のビットが一致することがままあるが、上記
パスメトリックが最小のものが、最も確からしい復号系
列に相当することは言うまでもない。
スの最過去のビットが一致することがままあるが、上記
パスメトリックが最小のものが、最も確からしい復号系
列に相当することは言うまでもない。
【０００７】ビタビ復号の装置化において、パスメトリ
ックの演算は、図７の状態遷移の組を単位として実現で
きる。時刻（ｋ−１）で残された生き残りパスのパスメ
トリックΓk-1 ，Γ´k-1 ，とし、現在の受信符号との
距離差に相当するブランチメトリックをλk ，λ´k と
する。時刻ｋにおける生き残りパスの候補は、各状態で
２つずつ存在し、それぞれのパスメトリックはΓk-1 ，
Γ´k-1 ，λk ，λ´k で表される。各状態ではそれら
パスメトリックのうち小さい方に相当するパスを選択す
る。
ックの演算は、図７の状態遷移の組を単位として実現で
きる。時刻（ｋ−１）で残された生き残りパスのパスメ
トリックΓk-1 ，Γ´k-1 ，とし、現在の受信符号との
距離差に相当するブランチメトリックをλk ，λ´k と
する。時刻ｋにおける生き残りパスの候補は、各状態で
２つずつ存在し、それぞれのパスメトリックはΓk-1 ，
Γ´k-1 ，λk ，λ´k で表される。各状態ではそれら
パスメトリックのうち小さい方に相当するパスを選択す
る。
【０００８】このようにパスメトリックの演算は、加算
（Ａｄｄ）と比較（Ｃｏｍｐａｒｅ）、選択（Ｓｅｌｅ
ｃｔ）の操作で実現できる。そこでパスメトリックの演
算器をＡＣＳユニットと呼ぶ。
（Ａｄｄ）と比較（Ｃｏｍｐａｒｅ）、選択（Ｓｅｌｅ
ｃｔ）の操作で実現できる。そこでパスメトリックの演
算器をＡＣＳユニットと呼ぶ。
【０００９】パスメトリックの演算周辺の従来の構成を
図８のブロック図に示す。ＡＣＳユニット１０５ａ，１
０５ｂは、可能な状態数をＮｓ＝２L-1 （Ｌ：拘束長）
とするとＮｓ／２個である。この従来例は、Ｌ＝３のた
め、ＮＳ／２＝２である。
図８のブロック図に示す。ＡＣＳユニット１０５ａ，１
０５ｂは、可能な状態数をＮｓ＝２L-1 （Ｌ：拘束長）
とするとＮｓ／２個である。この従来例は、Ｌ＝３のた
め、ＮＳ／２＝２である。
【００１０】３つの比較選択回路１０９ａ，１０９ｂ，
１０９ｃより構成される最尤判定回路１０９は、上記最
も確からしい生き残りパスを判定するため、最小のパス
メトリックを検出することを目的とするものである。図
８のように比較選択回路１０９ａ，１０９ｂ，１０９ｃ
をツリー状に構成して最尤判定部１０９を構成するとき
には、（Ｎｓ−１）個の比較選択回路を必要とする。
１０９ｃより構成される最尤判定回路１０９は、上記最
も確からしい生き残りパスを判定するため、最小のパス
メトリックを検出することを目的とするものである。図
８のように比較選択回路１０９ａ，１０９ｂ，１０９ｃ
をツリー状に構成して最尤判定部１０９を構成するとき
には、（Ｎｓ−１）個の比較選択回路を必要とする。
【００１１】パスメトリックの計算のタイミングを図９
に示す。今、パスメトリックレジスタ１０７ａ，１０７
ｂ，１０７ｃ，１０７ｄの内容が、それぞれ時刻（ｋ−
１）のパスメトリックΓ0,k-1 ，Γ3,k-1 ，であったと
する。これらと、時刻ｋの受信シンボルから求めるブラ
ンチメトリックλk ，λ´k とにより、加算回路１５３
ａ，１５３ｂは４つずつのパスメトリックを出力し、そ
れら２ずつの組で比較選択回路１５１ａ，１５１ｂによ
り比較され、小さい方が出力され、得られたもののパス
メトリックΓ0,k 〜Γ3,k がパスメトリックレジスタ１
０７ａ，１０７ｂ，１０７ｃ，１０７ｄにそれぞれ取り
込まれる。この取り込みと同時に、最尤判定部１０９に
より、Γ0,k 〜Γ3,k のうち最も小さいもの（Γmin ）
が出力される。これと、どのパスメトリックが最小かを
示すβ（＝０，１，２，あるいは３）とが符号出力決定
に用いられる。なお加算回路１５３ａ，１５３ｂの構成
例を図１０に示す。
に示す。今、パスメトリックレジスタ１０７ａ，１０７
ｂ，１０７ｃ，１０７ｄの内容が、それぞれ時刻（ｋ−
１）のパスメトリックΓ0,k-1 ，Γ3,k-1 ，であったと
する。これらと、時刻ｋの受信シンボルから求めるブラ
ンチメトリックλk ，λ´k とにより、加算回路１５３
ａ，１５３ｂは４つずつのパスメトリックを出力し、そ
れら２ずつの組で比較選択回路１５１ａ，１５１ｂによ
り比較され、小さい方が出力され、得られたもののパス
メトリックΓ0,k 〜Γ3,k がパスメトリックレジスタ１
０７ａ，１０７ｂ，１０７ｃ，１０７ｄにそれぞれ取り
込まれる。この取り込みと同時に、最尤判定部１０９に
より、Γ0,k 〜Γ3,k のうち最も小さいもの（Γmin ）
が出力される。これと、どのパスメトリックが最小かを
示すβ（＝０，１，２，あるいは３）とが符号出力決定
に用いられる。なお加算回路１５３ａ，１５３ｂの構成
例を図１０に示す。
【００１２】また、データ通信等でよく用いられる畳み
込み符号には拘束長Ｌ＝７のものがあるが、この符号の
状態数はＮs ＝２7-1 ＝６４であり、そのため最尤判定
部１０９はＮS −１＝６３個もの比較選択回路を必要と
することになる。ひとつの比較選択回路の回路規模は８
０〜１００ゲートであり、最尤判定部全体では、５〜６
ｋゲート数に達し、このゲート数はビタビ復号器全体の
１０％以上を占めることになる。
込み符号には拘束長Ｌ＝７のものがあるが、この符号の
状態数はＮs ＝２7-1 ＝６４であり、そのため最尤判定
部１０９はＮS −１＝６３個もの比較選択回路を必要と
することになる。ひとつの比較選択回路の回路規模は８
０〜１００ゲートであり、最尤判定部全体では、５〜６
ｋゲート数に達し、このゲート数はビタビ復号器全体の
１０％以上を占めることになる。
【００１３】
【発明が解決しようとする課題】しかしながら、従来開
発されているビタビ復号器は、拘束長Ｌ＝７、処理能力
２０〜３０Ｍｂｐｓで、回路規模が４０〜５０ｋゲート
と、能力及び規模共に民生用に転用するには困難を伴う
ものであった。
発されているビタビ復号器は、拘束長Ｌ＝７、処理能力
２０〜３０Ｍｂｐｓで、回路規模が４０〜５０ｋゲート
と、能力及び規模共に民生用に転用するには困難を伴う
ものであった。
【００１４】本発明は、上記課題に鑑みてなされたもの
で、とくにその装置化ににおいて、ビタビ復号器の比較
的大きな部分を占める最尤判定部の規模を縮小すること
によって回路規模の縮小化を可能としたビタビ復号器を
提供することを目的とする。
で、とくにその装置化ににおいて、ビタビ復号器の比較
的大きな部分を占める最尤判定部の規模を縮小すること
によって回路規模の縮小化を可能としたビタビ復号器を
提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
本願第１の発明は、受信系列を入力してブランチメトリ
ックを発生するブランチメトリック演算手段と、加算器
と比較選択回路とを具備してパスメトリックを計算する
ＡＣＳユニットと、このＡＣＳユニットから出力される
パスメトリックを各状態で記憶するパスメトリックレジ
スタと、最尤のパスメトリックを判定するための比較選
択回路で構成される最尤判定手段と、ブランチメトリッ
ク演算手段とＡＣＳユニットとの間に設けられ該ＡＣＳ
ユニットに入力されるブランチメトリック演算手段の出
力を時分割で規制する規制手段と、を有し、前記最尤判
定手段は最尤判定の際にパスメトリックレジスタの出力
が入力されるＡＣＳユニットの比較選択回路を時分割で
共用することを要旨とする。
本願第１の発明は、受信系列を入力してブランチメトリ
ックを発生するブランチメトリック演算手段と、加算器
と比較選択回路とを具備してパスメトリックを計算する
ＡＣＳユニットと、このＡＣＳユニットから出力される
パスメトリックを各状態で記憶するパスメトリックレジ
スタと、最尤のパスメトリックを判定するための比較選
択回路で構成される最尤判定手段と、ブランチメトリッ
ク演算手段とＡＣＳユニットとの間に設けられ該ＡＣＳ
ユニットに入力されるブランチメトリック演算手段の出
力を時分割で規制する規制手段と、を有し、前記最尤判
定手段は最尤判定の際にパスメトリックレジスタの出力
が入力されるＡＣＳユニットの比較選択回路を時分割で
共用することを要旨とする。
【００１６】また、本願第２の発明は、受信系列を入力
してブランチメトリックを発生するブランチメトリック
演算手段と、加算器と比較選択回路とを具備してパスメ
トリックを計算するＡＣＳユニットと、このＡＣＳユニ
ットから出力されるパスメトリックを各状態で記憶する
パスメトリックレジスタと、最尤のパスメトリックを判
定するための比較選択回路で構成される最尤判定手段
と、ＡＣＳユニットの加算器の出力とパスメトリックレ
ジスタの出力とを入力とする選択回路とを有し、前記最
尤判定手段は最尤判定の際にパスメトリックレジスタの
出力が入力されるＡＣＳユニットの比較選択回路を時分
割で共用することを要旨とする。
してブランチメトリックを発生するブランチメトリック
演算手段と、加算器と比較選択回路とを具備してパスメ
トリックを計算するＡＣＳユニットと、このＡＣＳユニ
ットから出力されるパスメトリックを各状態で記憶する
パスメトリックレジスタと、最尤のパスメトリックを判
定するための比較選択回路で構成される最尤判定手段
と、ＡＣＳユニットの加算器の出力とパスメトリックレ
ジスタの出力とを入力とする選択回路とを有し、前記最
尤判定手段は最尤判定の際にパスメトリックレジスタの
出力が入力されるＡＣＳユニットの比較選択回路を時分
割で共用することを要旨とする。
【００１７】
【作用】ＡＣＳユニットにも比較回路が含まれている。
この一部を最尤判定部の比較判定回路として共有する。
すなわち、たとえば本願第１の発明は図１に示すように
ブランチトリックの出力を規制して「０」とすること
で、また本願第２の発明は加算回路の出力を規制するこ
とで、ＡＣＳユニットの比較判定回路に、パスメトリッ
クレジスタの出力がそのまま入力される。これにより、
この比較判定回路の半分が、図８の比較判定回路の役割
をすることが可能となる。
この一部を最尤判定部の比較判定回路として共有する。
すなわち、たとえば本願第１の発明は図１に示すように
ブランチトリックの出力を規制して「０」とすること
で、また本願第２の発明は加算回路の出力を規制するこ
とで、ＡＣＳユニットの比較判定回路に、パスメトリッ
クレジスタの出力がそのまま入力される。これにより、
この比較判定回路の半分が、図８の比較判定回路の役割
をすることが可能となる。
【００１８】こうすることで最尤判定部のツリー状に配
置された比較選択回路１０９ａ，１０９ｂ，１０９ｃの
うち、第一段の比較選択回路１０９ａ，１０９ｂ（ＮS
／２個）が省略できる。したがって、本提案を用いれば
最尤判定部の比較選択回路はＮs −１−（Ｎs ／２）＝
（Ｎs ／２）−１個になり、半分以下の規模になる。図
１は拘束長Ｌ＝３の場合であるが、Ｌ＝７の場合には、
６３個が３１個になり、最尤判定部の回路規模は、５〜
６Ｋが、実に２．５〜３Ｋゲート程度に縮小されること
になる。
置された比較選択回路１０９ａ，１０９ｂ，１０９ｃの
うち、第一段の比較選択回路１０９ａ，１０９ｂ（ＮS
／２個）が省略できる。したがって、本提案を用いれば
最尤判定部の比較選択回路はＮs −１−（Ｎs ／２）＝
（Ｎs ／２）−１個になり、半分以下の規模になる。図
１は拘束長Ｌ＝３の場合であるが、Ｌ＝７の場合には、
６３個が３１個になり、最尤判定部の回路規模は、５〜
６Ｋが、実に２．５〜３Ｋゲート程度に縮小されること
になる。
【００１９】
【実施例】以下、図面を参照して本発明に係るビタビ復
号器の一実施例を詳細に説明する。図１は、本発明に係
るビタビ復号器の構成を示したブロック図である。
号器の一実施例を詳細に説明する。図１は、本発明に係
るビタビ復号器の構成を示したブロック図である。
【００２０】ブランチメトリックユニット（ＢＭＵ）１
は受信系列を入力してブランチメトリックを発生する。
第１のＡＣＳユニット５ａは第１の加算器５３ａと比較
選択回路５１ａとを具備し、第２のＡＣＳユニット５ｂ
は第２の加算器５３ｂと比較選択回路５１ｂとを具備し
て、それぞれパスメトリックを計算する。
は受信系列を入力してブランチメトリックを発生する。
第１のＡＣＳユニット５ａは第１の加算器５３ａと比較
選択回路５１ａとを具備し、第２のＡＣＳユニット５ｂ
は第２の加算器５３ｂと比較選択回路５１ｂとを具備し
て、それぞれパスメトリックを計算する。
【００２１】ブランチメトリックユニット１は第１のＡ
ＣＳユニット５ａの第１の加算器５３ａと第２のＡＣＳ
ユニット５ｂの第２の加算器５３ｂと、それぞれ規制手
段としてのアンド回路３ａ，３ｂ及びアンド回路３ｃ，
３ｄを介して接続される。このアンド回路３ａ，３ｂ，
３ｃ，３ｄはゲート信号を入力してＡＣＳユニット５
ａ，５ｂに入力されるブランチメトリックユニット１の
出力を時分割で規制するものである。
ＣＳユニット５ａの第１の加算器５３ａと第２のＡＣＳ
ユニット５ｂの第２の加算器５３ｂと、それぞれ規制手
段としてのアンド回路３ａ，３ｂ及びアンド回路３ｃ，
３ｄを介して接続される。このアンド回路３ａ，３ｂ，
３ｃ，３ｄはゲート信号を入力してＡＣＳユニット５
ａ，５ｂに入力されるブランチメトリックユニット１の
出力を時分割で規制するものである。
【００２２】また、第１のＡＣＳユニット５ａの比較選
択回路５１ａの出力は第１のパスメトリックレジスタ７
ａと第２のパスメトリックレジスタ７ｂに入力され、第
２のＡＣＳユニット５ｂの比較選択回路５１ｂの出力は
第３のパスメトリックレジスタ７ｃと第４のパスメトリ
ックレジスタ７ｄに入力される。さらに第１のパスメト
リックレジスタ７ａと第３のパスメトリックレジスタ７
ｃの出力は第１のＡＣＳユニット５ａの第１の加算器５
３ａに入力され、第２のパスメトリックレジスタ７ｂと
第４のパスメトリックレジスタ７ｄの出力は第２のＡＣ
Ｓユニット５ｂの第２の加算器５３ｂに入力される。こ
のパスメトリックレジスタ７は、ＡＣＳユニット５から
出力されるパスメトリックを各状態で記憶するものであ
る。
択回路５１ａの出力は第１のパスメトリックレジスタ７
ａと第２のパスメトリックレジスタ７ｂに入力され、第
２のＡＣＳユニット５ｂの比較選択回路５１ｂの出力は
第３のパスメトリックレジスタ７ｃと第４のパスメトリ
ックレジスタ７ｄに入力される。さらに第１のパスメト
リックレジスタ７ａと第３のパスメトリックレジスタ７
ｃの出力は第１のＡＣＳユニット５ａの第１の加算器５
３ａに入力され、第２のパスメトリックレジスタ７ｂと
第４のパスメトリックレジスタ７ｄの出力は第２のＡＣ
Ｓユニット５ｂの第２の加算器５３ｂに入力される。こ
のパスメトリックレジスタ７は、ＡＣＳユニット５から
出力されるパスメトリックを各状態で記憶するものであ
る。
【００２３】最尤判定部９は最尤のパスメトリックを判
定するための比較選択回路９１を有しており、最尤判定
の際にはパスメトリックレジスタ７の出力が入力される
ＡＣＳユニット５の比較選択回路５１を時分割で共用し
て判定を行う。
定するための比較選択回路９１を有しており、最尤判定
の際にはパスメトリックレジスタ７の出力が入力される
ＡＣＳユニット５の比較選択回路５１を時分割で共用し
て判定を行う。
【００２４】次に、本実施例の作用を説明する。図１は
符号化率１／２，拘束長Ｌ＝３のときの第１の実施例で
ある。そのタイミングを図２に示す。ＡＣＳユニット５
ａの第１の比較選択回路５１ａの第１の出力Ａは、時分
割でｍｉｎ（Γ0,k-1 ，Γ1,k-1 ）とΓ0,k ＝ｍｉｎ
｛Γ0,k-1 ＋λk ，Γ1,k-1 ＋λ´k ｝を出力する（出
力Ｂを用いてもよい）。Γ0,k を出力しているときに第
１のパスメトリックレジスタ７ａはこれを取り込むもの
とする。なお、ここでｍｉｎ｛…｝は｛…｝の中の値の
うち最も小さい値を示すものとする。
符号化率１／２，拘束長Ｌ＝３のときの第１の実施例で
ある。そのタイミングを図２に示す。ＡＣＳユニット５
ａの第１の比較選択回路５１ａの第１の出力Ａは、時分
割でｍｉｎ（Γ0,k-1 ，Γ1,k-1 ）とΓ0,k ＝ｍｉｎ
｛Γ0,k-1 ＋λk ，Γ1,k-1 ＋λ´k ｝を出力する（出
力Ｂを用いてもよい）。Γ0,k を出力しているときに第
１のパスメトリックレジスタ７ａはこれを取り込むもの
とする。なお、ここでｍｉｎ｛…｝は｛…｝の中の値の
うち最も小さい値を示すものとする。
【００２５】図３は第２の実施例を示すものである。こ
の第２の実施例は前述した第１の実施例におけるアンド
回路３ａ，３ｂ，３ｃ，３ｄを取り除き、第１のＡＣＳ
ユニット５ａの第１の加算器５３ａと比較選択回路５１
ａとの間にセレクタ５５ａを具備し、第２のＡＣＳユニ
ット５ｂの第２の加算器５３ｂと比較選択回路５１ｂと
の間にセレクタ５５ｂを具備したものである。
の第２の実施例は前述した第１の実施例におけるアンド
回路３ａ，３ｂ，３ｃ，３ｄを取り除き、第１のＡＣＳ
ユニット５ａの第１の加算器５３ａと比較選択回路５１
ａとの間にセレクタ５５ａを具備し、第２のＡＣＳユニ
ット５ｂの第２の加算器５３ｂと比較選択回路５１ｂと
の間にセレクタ５５ｂを具備したものである。
【００２６】この第２の実施例は、ＡＣＳユニット５の
加算回路５３の出力と比較選択図回路５１の入力との間
にセレクタ５５（Ｓ＝０のとき０側の入力を出力し、Ｓ
＝１のとき１側の入力を出力する）を設けることによ
り、パスメトリックレジスタ７の出力が直接、比較選択
回路５１に入力される構成としたものである。タイミン
グを図４に示す。ＡＣＳユニット５の比較選択回路５１
と最尤判定部９の比較選択回路６１を時分割共有できる
点は第１の実施例と同じである。
加算回路５３の出力と比較選択図回路５１の入力との間
にセレクタ５５（Ｓ＝０のとき０側の入力を出力し、Ｓ
＝１のとき１側の入力を出力する）を設けることによ
り、パスメトリックレジスタ７の出力が直接、比較選択
回路５１に入力される構成としたものである。タイミン
グを図４に示す。ＡＣＳユニット５の比較選択回路５１
と最尤判定部９の比較選択回路６１を時分割共有できる
点は第１の実施例と同じである。
【００２７】なお、ＡＣＳユニット５の比較選択回路５
１は上側を共有化しても下側を共通化しても良い。
１は上側を共有化しても下側を共通化しても良い。
【００２８】以上のように、本実施例によれば、ビタビ
復号の誤り、訂正の性能を落とすことなく、最尤判定部
の回路規模を約半分以下にすることができる。
復号の誤り、訂正の性能を落とすことなく、最尤判定部
の回路規模を約半分以下にすることができる。
【００２９】なお、本実施例では符号化率Ｒ＝１／２で
説明しているが、一般のＲ＝ｍ／ｎの場合にも応用でき
ることは言うまでもない。また、最尤判定部の比較判定
回路ははツリー状に構成することに限定はしない。すな
わち、本発明は最尤判定部の中で、ひとつあるいは複数
の比較判定回路が、時分割で使いまわす構成としたもの
に対しても有効である。さらに、ひとつあるいは複数の
ＡＣＳユニットを時分割で使いまわす構成に対しても有
効である。
説明しているが、一般のＲ＝ｍ／ｎの場合にも応用でき
ることは言うまでもない。また、最尤判定部の比較判定
回路ははツリー状に構成することに限定はしない。すな
わち、本発明は最尤判定部の中で、ひとつあるいは複数
の比較判定回路が、時分割で使いまわす構成としたもの
に対しても有効である。さらに、ひとつあるいは複数の
ＡＣＳユニットを時分割で使いまわす構成に対しても有
効である。
【００３０】
【発明の効果】以上説明したように本発明のビタビ復号
器は、誤り、訂正の性能を落とすことなく、最尤判定部
の回路規模を縮小することができる。
器は、誤り、訂正の性能を落とすことなく、最尤判定部
の回路規模を縮小することができる。
【図１】本発明に係るビタビ復号器の一実施例の概略の
構成を示すブロック図である（状態数Ｎｓ＝４）。
構成を示すブロック図である（状態数Ｎｓ＝４）。
【図２】図１に示したビタビ復号器のパスメトリック演
算タイミングを示した図である。
算タイミングを示した図である。
【図３】本発明に係るビタビ復号器の他の一実施例の概
略の構成を示すブロック図である（状態数Ｎｓ＝４）。
略の構成を示すブロック図である（状態数Ｎｓ＝４）。
【図４】図３に示したビタビ復号器のパスメトリック演
算タイミングを示した図である。
算タイミングを示した図である。
【図５】畳み込み符号器（符号化率：Ｒ＝１／２、拘束
長：Ｌ＝３）の構成を示す図である。
長：Ｌ＝３）の構成を示す図である。
【図６】ビタビ復号をトレリス表現で示す図である（時
刻：ｋ＝４）。
刻：ｋ＝４）。
【図７】状態遷移の組を単位とするパスメトリックの演
算を説明するための図である。
算を説明するための図である。
【図８】従来のビタビ復号器の概略の構成を示すブロッ
ク図である（状態数Ｎｓ＝４）。
ク図である（状態数Ｎｓ＝４）。
【図９】図８に示したビタビ復号器のパスメトリック演
算タイミングを示した図である。
算タイミングを示した図である。
【図１０】ＡＣＳユニットの加算回路の構成を示す図で
ある。
ある。
１…ブランチメトリックユニット（ＧＭＵ），３…アン
ド回路，５…ＡＣＳユニット，７…パスメトリックレジ
スタ，９…最尤判定部，５１…比較選択回路，５３…加
算回路，５５…セレクタ，９１…比較選択回路
ド回路，５…ＡＣＳユニット，７…パスメトリックレジ
スタ，９…最尤判定部，５１…比較選択回路，５３…加
算回路，５５…セレクタ，９１…比較選択回路
Claims (2)
- 【請求項１】 受信系列を入力してブランチメトリック
を発生するブランチメトリック演算手段と、 加算器と比較選択回路とを具備してパスメトリックを計
算するＡＣＳユニットと、 このＡＣＳユニットから出力されるパスメトリックを各
状態で記憶するパスメトリックレジスタと、 最尤のパスメトリックを判定するための比較選択回路で
構成される最尤判定手段と、 ブランチメトリック演算手段とＡＣＳユニットとの間に
設けられ該ＡＣＳユニットに入力されるブランチメトリ
ック演算手段の出力を時分割で規制する規制手段と、 を有し、前記最尤判定手段は最尤判定の際にパスメトリ
ックレジスタの出力が入力されるＡＣＳユニットの比較
選択回路を時分割で共用することを特徴とするビタビ復
号器。 - 【請求項２】 受信系列を入力してブランチメトリック
を発生するブランチメトリック演算手段と、 加算器と比較選択回路とを具備してパスメトリックを計
算するＡＣＳユニットと、 このＡＣＳユニットから出力されるパスメトリックを各
状態で記憶するパスメトリックレジスタと、 最尤のパスメトリックを判定するための比較選択回路で
構成される最尤判定手段と、 ＡＣＳユニットの加算器の出力とパスメトリックレジス
タの出力とを入力とする選択回路と、 を有し、前記最尤判定手段は最尤判定の際にパスメトリ
ックレジスタの出力が入力されるＡＣＳユニットの比較
選択回路を時分割で共用することを特徴とするビタビ復
号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8718193A JPH06303153A (ja) | 1993-04-14 | 1993-04-14 | ビタビ復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8718193A JPH06303153A (ja) | 1993-04-14 | 1993-04-14 | ビタビ復号器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303153A true JPH06303153A (ja) | 1994-10-28 |
Family
ID=13907823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8718193A Pending JPH06303153A (ja) | 1993-04-14 | 1993-04-14 | ビタビ復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303153A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6810095B2 (en) | 1999-12-20 | 2004-10-26 | Nec Corporation | Viterbi decoder with reduced number of bits in branch metric calculation processing |
| US6813744B1 (en) | 1999-08-09 | 2004-11-02 | Infineon Technologies Ag | ACS unit for a viterbi decoder |
-
1993
- 1993-04-14 JP JP8718193A patent/JPH06303153A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6813744B1 (en) | 1999-08-09 | 2004-11-02 | Infineon Technologies Ag | ACS unit for a viterbi decoder |
| US6810095B2 (en) | 1999-12-20 | 2004-10-26 | Nec Corporation | Viterbi decoder with reduced number of bits in branch metric calculation processing |
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