JPH0316046B2 - - Google Patents
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- JPH0316046B2 JPH0316046B2 JP59036820A JP3682084A JPH0316046B2 JP H0316046 B2 JPH0316046 B2 JP H0316046B2 JP 59036820 A JP59036820 A JP 59036820A JP 3682084 A JP3682084 A JP 3682084A JP H0316046 B2 JPH0316046 B2 JP H0316046B2
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- Japan
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- 238000001514 detection method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 9
- 230000007704 transition Effects 0.000 description 6
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- 238000004891 communication Methods 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 2
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- 206010000210 abortion Diseases 0.000 description 1
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- 238000013139 quantization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Description
〔発明の属する技術分野〕
本発明は、デイジタル通信回線に使用される符
号誤り訂正装置に関する。特に、高速で動作し、
畳み込み符号化して伝送デイジタル情報をビダビ
復号法により復元する符号誤り訂正装置に関す
る。 〔従来技術の説明〕 デイジタル通信の発達に伴い、伝送路で発生す
る符号誤りを訂正できる各種の誤り訂正方式が提
案され使用されているが、畳み込み符号化された
符号語をビタビアルゴリズムによつて復号するビ
タビ復号法は、実用性の高い復号技術として評価
されている。 図面を参照してビタビ復号法（符号化率１／２
の場合）について説明する。第１図は畳み込み符
号化器のブロツク構成図である。ここでは 拘束長ｋ＝３、 符号語のシンボル数ｖ＝２、 符号化率ｒ＝１／２ の場合を例とする。第１図は３個のシフトレジス
タK1，K2，K3と２個の排他的論理和回路V1、V2
とからなり、１系列の２値情報が入力１０１から
入力する。この回路の出力１０２には２シンボル
の符号語系列が出力される。 第２図はこの符号化器の状態の遷移を表わす格
子構造図で、各状態節点Si(j)円内の数字はタイム
スロツトｔ（ｊ）の終りにおけるシフトレジスタ
K1、K2の状態を示している。ただし、ｉは４以
下の正の整数、ｊは整数である。シフトレジスタ
K1、K2の状態には S1 (j)＝（０，０） S2 (j)＝（１，０） S3 (j)＝（０，１） S4 (j)＝（１，１） の４つの状態があり、タイムスロツトｔ（ｊ）に
矢印付き実線で示す遷移パスPi′i(j)（ｉ，i′は４以
下の正整数）の上側に示す情報入力ビツト(1)また
は（０）が入力されると遷移パスの下側の符号語
00、10、01、11を送出して状態節点Si′(j-1)から状
態節点Si(j)に移ることを示している。 受信側では、この格子構造の各状態節点に再結
合するそれぞれ２本の遷移パスについて伝送路を
通過して雑音の付加された受信符号語（ｘ、(j)
y(j)）との各遷移パスPi′i(j)の符号語との相関値
（２レベルの量子化の場合、たとえば、両符号語
の同じシンボルの数で表わされる。）を求め、
Si′(j-1)の残存パスにおける過去の相関値の合計
（以後これをメトリツクと呼ぶ。）に加算し、その
値が大きい方をもつともらしい残存パスとして選
択し、各状態節点の残存パスに対応した情報ビツ
トを各状態節点ごとに記憶しておく。 ビタビ復号法では以上のような加算、比較、選
択を行い、各状態節点の残存パスを選び出し、そ
れに対応した情報ビツトを各状態節点ごとに記憶
する過程を拘束長の３倍から４倍のタイムスロツ
ト（これを打ち切りパス長と呼ぶ。）について繰
り返し、各状態節点の累積計量の最も多い財存パ
スにおける打ち切りパス長以前の状態節点が保有
する情報ビツトを復号データとして出力する。し
たがつて従来のビタビ復号を行う誤り訂正装置は
受信符号語と各遷移パスの符号語との相関値を求
める相関回路と、加算、比較、選択を行う回路
と、選択された残存パスに対応する情報ビツトを
記憶するパスメモリと、パスメモリから復号信号
を出力する復号データ検出回路によつて構成され
る。 このように、従来のビタビ復号法による誤り訂
正装置の復号データ検出回路では、符号の格子構
造における各状態節点のメトリツクについてそれ
ぞれを比較し、最大メトリツクをもつ状態節点を
算出し、その残存パスにおける打ち切りパス長以
前の状態節点が保有する情報ビツトを復号データ
としている。 第３図は、従来のビタビ復号法を用いた拘束長
ｋ＝３、符号化率１／２の誤り訂正装置のブロツ
ク図で、比較器３，４，５と選択器１，２，６，
７，８によつて構成されている。比較器３，４は
それぞれメトリツクメモリから出力された各状態
節点のメトリツクM1とM2，M3とM4の大小をそ
れぞれ比較し、制御信号ａ、ｂを出力する。選択
器１，２は、それぞれ制御信号ａ、ｂの制御によ
り、メトリツクM1とM2のどちらか大きいメトリ
ツク（M1′）、メトリツクM3とM4のどちらか大き
いメトリツク（M2′）を出力する。比較器５はそ
れぞれメトリツクM1′とM2′の大小比較を行い、
制御信号Ｃを出力する。一方、選択器６，７，８
は、パスメモリより出力された各状態節点の残存
パスの打ち切りパス長以前の状態節点が保有する
情報ビツトD1〜D4を制御信号ａ、ｂ、ｃによつ
て取捨選択する。そして、以上のような過程を経
て最終的に選択器８より出力されたデータが、最
大累積計量をもつ状態節点の残存パスにおける打
ち切りパス長以前の状態節点が保有する情報ビツ
ト、すなわち復号データとなる。 このようにビタビ復号法を用いた誤り訂正装置
のハードウエアの規模は、符号拘束長の増加に従
い指数関数的に増大する。したがつて、ビタビ復
号法により誤り訂正装置を構成するには、個々の
回路を小型化しなければならない。ところが従来
用いられている復号データ検出回路では、表１に
示したように、拘束長が増大するとハードウエア
規模が大きくなる欠点を有していた。
号誤り訂正装置に関する。特に、高速で動作し、
畳み込み符号化して伝送デイジタル情報をビダビ
復号法により復元する符号誤り訂正装置に関す
る。 〔従来技術の説明〕 デイジタル通信の発達に伴い、伝送路で発生す
る符号誤りを訂正できる各種の誤り訂正方式が提
案され使用されているが、畳み込み符号化された
符号語をビタビアルゴリズムによつて復号するビ
タビ復号法は、実用性の高い復号技術として評価
されている。 図面を参照してビタビ復号法（符号化率１／２
の場合）について説明する。第１図は畳み込み符
号化器のブロツク構成図である。ここでは 拘束長ｋ＝３、 符号語のシンボル数ｖ＝２、 符号化率ｒ＝１／２ の場合を例とする。第１図は３個のシフトレジス
タK1，K2，K3と２個の排他的論理和回路V1、V2
とからなり、１系列の２値情報が入力１０１から
入力する。この回路の出力１０２には２シンボル
の符号語系列が出力される。 第２図はこの符号化器の状態の遷移を表わす格
子構造図で、各状態節点Si(j)円内の数字はタイム
スロツトｔ（ｊ）の終りにおけるシフトレジスタ
K1、K2の状態を示している。ただし、ｉは４以
下の正の整数、ｊは整数である。シフトレジスタ
K1、K2の状態には S1 (j)＝（０，０） S2 (j)＝（１，０） S3 (j)＝（０，１） S4 (j)＝（１，１） の４つの状態があり、タイムスロツトｔ（ｊ）に
矢印付き実線で示す遷移パスPi′i(j)（ｉ，i′は４以
下の正整数）の上側に示す情報入力ビツト(1)また
は（０）が入力されると遷移パスの下側の符号語
00、10、01、11を送出して状態節点Si′(j-1)から状
態節点Si(j)に移ることを示している。 受信側では、この格子構造の各状態節点に再結
合するそれぞれ２本の遷移パスについて伝送路を
通過して雑音の付加された受信符号語（ｘ、(j)
y(j)）との各遷移パスPi′i(j)の符号語との相関値
（２レベルの量子化の場合、たとえば、両符号語
の同じシンボルの数で表わされる。）を求め、
Si′(j-1)の残存パスにおける過去の相関値の合計
（以後これをメトリツクと呼ぶ。）に加算し、その
値が大きい方をもつともらしい残存パスとして選
択し、各状態節点の残存パスに対応した情報ビツ
トを各状態節点ごとに記憶しておく。 ビタビ復号法では以上のような加算、比較、選
択を行い、各状態節点の残存パスを選び出し、そ
れに対応した情報ビツトを各状態節点ごとに記憶
する過程を拘束長の３倍から４倍のタイムスロツ
ト（これを打ち切りパス長と呼ぶ。）について繰
り返し、各状態節点の累積計量の最も多い財存パ
スにおける打ち切りパス長以前の状態節点が保有
する情報ビツトを復号データとして出力する。し
たがつて従来のビタビ復号を行う誤り訂正装置は
受信符号語と各遷移パスの符号語との相関値を求
める相関回路と、加算、比較、選択を行う回路
と、選択された残存パスに対応する情報ビツトを
記憶するパスメモリと、パスメモリから復号信号
を出力する復号データ検出回路によつて構成され
る。 このように、従来のビタビ復号法による誤り訂
正装置の復号データ検出回路では、符号の格子構
造における各状態節点のメトリツクについてそれ
ぞれを比較し、最大メトリツクをもつ状態節点を
算出し、その残存パスにおける打ち切りパス長以
前の状態節点が保有する情報ビツトを復号データ
としている。 第３図は、従来のビタビ復号法を用いた拘束長
ｋ＝３、符号化率１／２の誤り訂正装置のブロツ
ク図で、比較器３，４，５と選択器１，２，６，
７，８によつて構成されている。比較器３，４は
それぞれメトリツクメモリから出力された各状態
節点のメトリツクM1とM2，M3とM4の大小をそ
れぞれ比較し、制御信号ａ、ｂを出力する。選択
器１，２は、それぞれ制御信号ａ、ｂの制御によ
り、メトリツクM1とM2のどちらか大きいメトリ
ツク（M1′）、メトリツクM3とM4のどちらか大き
いメトリツク（M2′）を出力する。比較器５はそ
れぞれメトリツクM1′とM2′の大小比較を行い、
制御信号Ｃを出力する。一方、選択器６，７，８
は、パスメモリより出力された各状態節点の残存
パスの打ち切りパス長以前の状態節点が保有する
情報ビツトD1〜D4を制御信号ａ、ｂ、ｃによつ
て取捨選択する。そして、以上のような過程を経
て最終的に選択器８より出力されたデータが、最
大累積計量をもつ状態節点の残存パスにおける打
ち切りパス長以前の状態節点が保有する情報ビツ
ト、すなわち復号データとなる。 このようにビタビ復号法を用いた誤り訂正装置
のハードウエアの規模は、符号拘束長の増加に従
い指数関数的に増大する。したがつて、ビタビ復
号法により誤り訂正装置を構成するには、個々の
回路を小型化しなければならない。ところが従来
用いられている復号データ検出回路では、表１に
示したように、拘束長が増大するとハードウエア
規模が大きくなる欠点を有していた。
本発明は、ビタビ復号法を用いた誤り訂正装置
の復号データ検出回路を簡略化するもので、ハー
ドウエア規模の小型化されたビタビ復号法を用い
た誤り訂正装置を実現することにある。 〔発明の特徴〕 本発明は、ビタビ復号法において、拘束長の２
倍から３倍のタイムスロツトについて逆のぼれ
ば、パスメモリが記憶している各状態節点の保有
する情報ビツトは、ほとんどの状態節点において
復号データに収束している。したがつて、ビタビ
復号法を用いた誤り訂正装置の復号データ検出回
路において、拘束長の２倍から３倍のタイムスロ
ツトを逆のぼり、パスメモリが記憶している各状
態節点の保有する情報ビツトのうちで多数決判定
を実行すれば、回路を著しく小型化することがで
きる。 本発明の誤り訂正装置は、符号の格子構造の各
状態節点の残存パスを記憶するパスメモリから復
号信号を出力する復号データ検出回路が、パスメ
モリより出力される各状態節点の残存パスの打ち
切りパス長以前の状態節点の保有する情報ビツト
「０」または「１」のうちどちらか数の多いビツ
トを出力する多数決判定回路によつて構成される
ことを特徴とする。 〔実施例による説明〕 以下、図面を参照して本発明について詳細に説
明する。 第４図は本発明実施例回路のブロツク構成図で
ある。端子１１に入力する受信符号語は、相関回
路１２により所定の相関が演算され、その出力相
関値はACS回路１３に入力する。ACS回路１３
はパスメモリ１４に与えるパス選択用の信号を発
生する。パスメモリからは各状態節点の残存パス
の打ち切りパス長以前の状態節点が保有する情報
ビツトD1〜D4を出力する。その情報ビツトD1〜
D4は多数決判定メモリ１５に入力し、多数決判
定された結果が復号データとして端子１６に出力
される。 ここで端子１１からパスメモリ１４までの回路
は公知の回路であり、本発明の特徴とするところ
は、上記情報ビツトD1〜D4の多数決判定を行う
ところにある。本発明の復号データ検出回路はこ
の多数決判定を行うのみで、第３図で説明した情
報ビツトM1〜M4などを必要とせず。また、各種
の選択回路および比較回路を必要としない。 多数決判定メモリ１５は入力する情報ビツト
D1〜D4の１ビツトについて、「０」が３以上であ
れば「０」、「１」が３以上であれば「１」を出力
する回路であり、市販の集積回路により構成でき
る。「０」、「１」がそれぞれ２個であるときは、
出力は「０」または「１」のいずれでもよい。 このように、各状態節点の残存パスの打ち切り
パス長以前の状態節点が保有する情報ビツトD1
〜D4を取り出しこれらの多数決を判定すること
により復号が行える理由は、ビタビ復号法におい
てパスメモリが記憶する各状態節点の保有する情
報ビツトは、打ち切りパス長以前に逆のぼれば、
ほとんどの状態節点において復号データに収束し
ているからである。 多数決判定を行う回路の構成は他にもいくつか
ある。拘束長が小さい誤り訂正装置、例えば拘束
長ｋ＝３の場合には、アンドゲート４つ、オアゲ
ート１つによつても構成できる。また誤り訂正装
置を内部高速クロツクで動作させている場合に
は、シフトレジスタによつて構成される並列直列
変換回路と、計数器によつても構成することがで
きる。いずれもきわめて簡単な回路である。 本発明による多数決判定を行う回路を使用する
場合には復号デイジタル検出回路がきわめて小さ
いハードウエアにて構成できる。これを前述の従
来例（表１）に対応して示すと表２および表３の
ようになる。
の復号データ検出回路を簡略化するもので、ハー
ドウエア規模の小型化されたビタビ復号法を用い
た誤り訂正装置を実現することにある。 〔発明の特徴〕 本発明は、ビタビ復号法において、拘束長の２
倍から３倍のタイムスロツトについて逆のぼれ
ば、パスメモリが記憶している各状態節点の保有
する情報ビツトは、ほとんどの状態節点において
復号データに収束している。したがつて、ビタビ
復号法を用いた誤り訂正装置の復号データ検出回
路において、拘束長の２倍から３倍のタイムスロ
ツトを逆のぼり、パスメモリが記憶している各状
態節点の保有する情報ビツトのうちで多数決判定
を実行すれば、回路を著しく小型化することがで
きる。 本発明の誤り訂正装置は、符号の格子構造の各
状態節点の残存パスを記憶するパスメモリから復
号信号を出力する復号データ検出回路が、パスメ
モリより出力される各状態節点の残存パスの打ち
切りパス長以前の状態節点の保有する情報ビツト
「０」または「１」のうちどちらか数の多いビツ
トを出力する多数決判定回路によつて構成される
ことを特徴とする。 〔実施例による説明〕 以下、図面を参照して本発明について詳細に説
明する。 第４図は本発明実施例回路のブロツク構成図で
ある。端子１１に入力する受信符号語は、相関回
路１２により所定の相関が演算され、その出力相
関値はACS回路１３に入力する。ACS回路１３
はパスメモリ１４に与えるパス選択用の信号を発
生する。パスメモリからは各状態節点の残存パス
の打ち切りパス長以前の状態節点が保有する情報
ビツトD1〜D4を出力する。その情報ビツトD1〜
D4は多数決判定メモリ１５に入力し、多数決判
定された結果が復号データとして端子１６に出力
される。 ここで端子１１からパスメモリ１４までの回路
は公知の回路であり、本発明の特徴とするところ
は、上記情報ビツトD1〜D4の多数決判定を行う
ところにある。本発明の復号データ検出回路はこ
の多数決判定を行うのみで、第３図で説明した情
報ビツトM1〜M4などを必要とせず。また、各種
の選択回路および比較回路を必要としない。 多数決判定メモリ１５は入力する情報ビツト
D1〜D4の１ビツトについて、「０」が３以上であ
れば「０」、「１」が３以上であれば「１」を出力
する回路であり、市販の集積回路により構成でき
る。「０」、「１」がそれぞれ２個であるときは、
出力は「０」または「１」のいずれでもよい。 このように、各状態節点の残存パスの打ち切り
パス長以前の状態節点が保有する情報ビツトD1
〜D4を取り出しこれらの多数決を判定すること
により復号が行える理由は、ビタビ復号法におい
てパスメモリが記憶する各状態節点の保有する情
報ビツトは、打ち切りパス長以前に逆のぼれば、
ほとんどの状態節点において復号データに収束し
ているからである。 多数決判定を行う回路の構成は他にもいくつか
ある。拘束長が小さい誤り訂正装置、例えば拘束
長ｋ＝３の場合には、アンドゲート４つ、オアゲ
ート１つによつても構成できる。また誤り訂正装
置を内部高速クロツクで動作させている場合に
は、シフトレジスタによつて構成される並列直列
変換回路と、計数器によつても構成することがで
きる。いずれもきわめて簡単な回路である。 本発明による多数決判定を行う回路を使用する
場合には復号デイジタル検出回路がきわめて小さ
いハードウエアにて構成できる。これを前述の従
来例（表１）に対応して示すと表２および表３の
ようになる。
【表】
以上のように、ビタビ復号法を用いた誤り訂正
装置に、本発明の復号データ検出回路を用いるこ
とによつて、従来のビタビ復号法を用いた誤り訂
正装置よりもハードウエアの規模が非常に小さく
なる効果がある。
装置に、本発明の復号データ検出回路を用いるこ
とによつて、従来のビタビ復号法を用いた誤り訂
正装置よりもハードウエアの規模が非常に小さく
なる効果がある。
第１図は畳み込み符号化器の構成例を示すブロ
ツク構成図、第２図は畳み込み符号化器の格子構
造図、第３図は従来例のビタビ復号を用いた誤り
訂正回路の復号データ検出回路ブロツク構成図、
第４図は本発明実施例誤り訂正装置の復号データ
検出回路のブロツク構成図。第５図は従来例誤り
訂正装置および本発明実施例誤り訂正装置による
符号誤り率特性を示す図。
ツク構成図、第２図は畳み込み符号化器の格子構
造図、第３図は従来例のビタビ復号を用いた誤り
訂正回路の復号データ検出回路ブロツク構成図、
第４図は本発明実施例誤り訂正装置の復号データ
検出回路のブロツク構成図。第５図は従来例誤り
訂正装置および本発明実施例誤り訂正装置による
符号誤り率特性を示す図。
Claims (1)
- 【特許請求の範囲】 １ 畳み込み符号化により伝送されたデイジタル
信号を入力とし、ビダビ復号法による符号格子構
造の各状態節点の残存パスを記憶するパスメモリ
と、このパスメモリの内容を入力として復号信号
を出力する復号データ検出回路とを備えた符号誤
り訂正装置において、 上記復号データ検出回路が、 上記各状態節点の残存パスの打ち切りパス長前
の状態節点が保有する情報ビツトを入力とし、そ
の入力の「０」または「１」のいずれか数の多い
ビツトを出力する多数決判定回路により構成され
た ことを特徴とする符号誤り訂正装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036820A JPS60180222A (ja) | 1984-02-27 | 1984-02-27 | 符号誤り訂正装置 |
| US06/705,073 US4715037A (en) | 1984-02-27 | 1985-02-25 | Viterbi decoder comprising a majority circuit in producing a decoded signal |
| EP85301282A EP0155110A3 (en) | 1984-02-27 | 1985-02-26 | Viterbi decoder comprising a majority circuit in producing a decoded signal |
| CA000475105A CA1240060A (en) | 1984-02-27 | 1985-02-26 | Viterbi decoder comprising a majority circuit in producing a decoded signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036820A JPS60180222A (ja) | 1984-02-27 | 1984-02-27 | 符号誤り訂正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60180222A JPS60180222A (ja) | 1985-09-14 |
| JPH0316046B2 true JPH0316046B2 (ja) | 1991-03-04 |
Family
ID=12480388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59036820A Granted JPS60180222A (ja) | 1984-02-27 | 1984-02-27 | 符号誤り訂正装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4715037A (ja) |
| EP (1) | EP0155110A3 (ja) |
| JP (1) | JPS60180222A (ja) |
| CA (1) | CA1240060A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62101128A (ja) * | 1985-10-29 | 1987-05-11 | Fujitsu Ltd | ビタビ復号器の試験方法 |
| CA1260143A (en) * | 1986-02-24 | 1989-09-26 | Atsushi Yamashita | Path trace viterbi decoder |
| DE3736125C2 (de) * | 1987-10-26 | 1996-05-30 | Daimler Benz Aerospace Ag | Entzerrer für zeitinvariante oder langsam zeitvariante Kanäle |
| US4884272A (en) * | 1988-02-10 | 1989-11-28 | Mcconnell Peter R H | Maximum likelihood diversity receiver |
| JPH02196524A (ja) * | 1989-01-26 | 1990-08-03 | Japan Radio Co Ltd | ビタビ復号方式 |
| US5068859A (en) * | 1989-06-19 | 1991-11-26 | California Institute Of Technology | Large constraint length high speed viterbi decoder based on a modular hierarchial decomposition of the deBruijn graph |
| FR2669445B1 (fr) * | 1990-11-15 | 1993-01-08 | Alcatel Radiotelephone | Dispositif prevu pour le traitement de l'algorithme de viterbi comprenant un processeur et un operateur specialise. |
| US5491705A (en) * | 1992-06-18 | 1996-02-13 | The United States Of America As Represented By The Secretary Of The Air Force | De bruijn graph based VLSI viterbi decoder |
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