JP3120342B2 - ビタビ復号器 - Google Patents
ビタビ復号器Info
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- JP3120342B2 JP3120342B2 JP03124610A JP12461091A JP3120342B2 JP 3120342 B2 JP3120342 B2 JP 3120342B2 JP 03124610 A JP03124610 A JP 03124610A JP 12461091 A JP12461091 A JP 12461091A JP 3120342 B2 JP3120342 B2 JP 3120342B2
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Description
【０００１】
【産業上の利用分野】本発明は、情報系列が、データ送
信時に任意な初期状態をとりこの初期状態と最終状態と
が同一な畳み込み符号器によって、符号化された符号系
列をビタビシーケンスを用いて最尤復号するビタビ復号
器に関する。
信時に任意な初期状態をとりこの初期状態と最終状態と
が同一な畳み込み符号器によって、符号化された符号系
列をビタビシーケンスを用いて最尤復号するビタビ復号
器に関する。
【０００２】周知のように、畳み込み符号器は、符号の
情報速度Ｒと拘束長Ｋとによって特長づけられる。符号
の情報速度Ｒは、情報系列のｋ情報ビットが符号系列の
ｎ符号ビットに符号化される場合、ｋ／ｎで与えられ
る。例えば、情報系列の１情報ビットが符号系列の２符
号ビットで表わされる場合、Ｒ＝１／２である。拘束長
Ｋは、あるブロックの情報ビットの影響が及ぶ範囲を示
すもので、符号生成多項式の次数ｍと部分ブロックの長
さｎとによって、Ｋ＝（ｍ＋１）ｎで与えられる。畳み
込み符号は、符号化がブロック単位で行われるが、過去
のブロックの情報が現在のブロックにも影響を及ぼすよ
うな符号である。畳み込み符号器は、複数の内部状態を
取り得る。即ち、畳み込み符号器に含まれる遅延素子の
数がｄであると、各遅延素子は論理“０”か“１”を取
るので、畳み込み符号器は２d 通りの内部状態を取り得
る。情報系列のｋ情報ビットが入力される毎に、畳み込
み符号器の内部状態が遷移する。時間の経過に伴う畳み
込み符号器の内部状態の遷移の様子は、この技術分野で
周知である、トレリス線図によって示される。簡単に述
べると、トレリス線図とは、内部状態の遷移と出力とを
時間軸を横にとって表したものである。従って、データ
送信時、即ち、情報系列を符号系列に符号化するとき、
畳み込み符号器はその内部状態が初期状態から最終状態
へ遷移する。初期状態は始点とも呼ばれ、最終状態は終
点とも呼ばれる。内部状態間の遷移経路はパスと呼ばれ
る。畳み込み符号器の始点の選択の仕方は３種類に分類
される。すなわち、始点を畳み込み符号器に含まれる
全ての遅延素子が論理“０”の状態にする。始点を規
定しない。始点として畳み込み符号器の取り得る内部
状態の１つを選択する。さらに、の中で、始点と終点
とが同一なものがある。本発明は、始点と終点とが同一
な畳み込み符号器によって、情報系列が符号化された符
号系列を、伝送路を介して受信系列として受け、この受
信系列をビタビシーケンスを用いて最尤復号するビタビ
復号器に係る。
情報速度Ｒと拘束長Ｋとによって特長づけられる。符号
の情報速度Ｒは、情報系列のｋ情報ビットが符号系列の
ｎ符号ビットに符号化される場合、ｋ／ｎで与えられ
る。例えば、情報系列の１情報ビットが符号系列の２符
号ビットで表わされる場合、Ｒ＝１／２である。拘束長
Ｋは、あるブロックの情報ビットの影響が及ぶ範囲を示
すもので、符号生成多項式の次数ｍと部分ブロックの長
さｎとによって、Ｋ＝（ｍ＋１）ｎで与えられる。畳み
込み符号は、符号化がブロック単位で行われるが、過去
のブロックの情報が現在のブロックにも影響を及ぼすよ
うな符号である。畳み込み符号器は、複数の内部状態を
取り得る。即ち、畳み込み符号器に含まれる遅延素子の
数がｄであると、各遅延素子は論理“０”か“１”を取
るので、畳み込み符号器は２d 通りの内部状態を取り得
る。情報系列のｋ情報ビットが入力される毎に、畳み込
み符号器の内部状態が遷移する。時間の経過に伴う畳み
込み符号器の内部状態の遷移の様子は、この技術分野で
周知である、トレリス線図によって示される。簡単に述
べると、トレリス線図とは、内部状態の遷移と出力とを
時間軸を横にとって表したものである。従って、データ
送信時、即ち、情報系列を符号系列に符号化するとき、
畳み込み符号器はその内部状態が初期状態から最終状態
へ遷移する。初期状態は始点とも呼ばれ、最終状態は終
点とも呼ばれる。内部状態間の遷移経路はパスと呼ばれ
る。畳み込み符号器の始点の選択の仕方は３種類に分類
される。すなわち、始点を畳み込み符号器に含まれる
全ての遅延素子が論理“０”の状態にする。始点を規
定しない。始点として畳み込み符号器の取り得る内部
状態の１つを選択する。さらに、の中で、始点と終点
とが同一なものがある。本発明は、始点と終点とが同一
な畳み込み符号器によって、情報系列が符号化された符
号系列を、伝送路を介して受信系列として受け、この受
信系列をビタビシーケンスを用いて最尤復号するビタビ
復号器に係る。
【０００３】
【従来の技術】従来のビタビ復号器は、ビタビシーケン
スによりパスメトリックの加算比較、トレリスの選択を
パスメモリ長の回数だけ繰り返し、復号データを出力し
ている。この時のパスの終結は、畳み込み符号器の初期
状態と最終状態とが同一という事を利用して、復号デー
タを使用してパスの始点を推測し、強制的にその場所に
終結させている。
スによりパスメトリックの加算比較、トレリスの選択を
パスメモリ長の回数だけ繰り返し、復号データを出力し
ている。この時のパスの終結は、畳み込み符号器の初期
状態と最終状態とが同一という事を利用して、復号デー
タを使用してパスの始点を推測し、強制的にその場所に
終結させている。
【０００４】
【発明が解決しようとする課題】従来のビタビ復号器
は、先頭の拘束長ビット分の復号データより終点を推測
するため、この間に復号時に誤りがあった場合、受信デ
ータの後半、特に最後の拘束長ビット分の復号データを
誤らせるという問題がある。
は、先頭の拘束長ビット分の復号データより終点を推測
するため、この間に復号時に誤りがあった場合、受信デ
ータの後半、特に最後の拘束長ビット分の復号データを
誤らせるという問題がある。
【０００５】従って、本発明の目的は、復号時に誤りを
波及させる事なく、より正確にパスの終結を行えるビタ
ビ復号器を提供することにある。
波及させる事なく、より正確にパスの終結を行えるビタ
ビ復号器を提供することにある。
【０００６】
【課題を解決するための手段】本発明のビタビ復号器
は、データ送信時に任意な初期状態をとり該初期状態と
最終状態とが同一な畳み込み符号器によって、情報系列
が符号化された符号系列を、伝送路を介して受信系列と
して受け、該受信系列をビタビシーケンスを用いて最尤
復号するビタビ復号器であって、全状態について各々を
パスの始点と仮定してメトリックの演算を行う手段と、
前記全状態について前記演算されたメトリックの加算、
比較、及びトレリスの選択を行う手段と、前記全状態の
前記選択されたトレリスを記憶する手段と、前記記憶さ
れたトレリスの中で始点と終点とが同位置であるパスを
優先的に選択する手段と、を有することを特徴とする。
は、データ送信時に任意な初期状態をとり該初期状態と
最終状態とが同一な畳み込み符号器によって、情報系列
が符号化された符号系列を、伝送路を介して受信系列と
して受け、該受信系列をビタビシーケンスを用いて最尤
復号するビタビ復号器であって、全状態について各々を
パスの始点と仮定してメトリックの演算を行う手段と、
前記全状態について前記演算されたメトリックの加算、
比較、及びトレリスの選択を行う手段と、前記全状態の
前記選択されたトレリスを記憶する手段と、前記記憶さ
れたトレリスの中で始点と終点とが同位置であるパスを
優先的に選択する手段と、を有することを特徴とする。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１を参照すると、本発明の一実施例によ
るビタビ復号器は、符号の情報速度Ｒ＝１／２で拘束長
Ｋ＝３の畳み込み符号を伝送路を介して受信系列として
受け、この受信系列をビタビシーケンスを用いて最尤復
号する。このような畳み込み符号を生成する畳み込み符
号器は、遅延素子を２個含み、従って、２2 ＝４通りの
内部状態を取り得る。即ち、畳み込み符号器は、（０
０），（０１），（１０），及び（１１）の内部状態を
取り得る。ここでは、（００），（０１），（１０），
及び（１１）の内部状態を、それぞれ、第１乃至第４の
状態と呼ぶことにする。データを送信するとき、本実施
例が適用される畳み込み符号器は第１乃至第４の状態の
いずれかを初期状態（始点）としてとり、初期状態（始
点）と最終状態（終点）とが同一である。
て説明する。図１を参照すると、本発明の一実施例によ
るビタビ復号器は、符号の情報速度Ｒ＝１／２で拘束長
Ｋ＝３の畳み込み符号を伝送路を介して受信系列として
受け、この受信系列をビタビシーケンスを用いて最尤復
号する。このような畳み込み符号を生成する畳み込み符
号器は、遅延素子を２個含み、従って、２2 ＝４通りの
内部状態を取り得る。即ち、畳み込み符号器は、（０
０），（０１），（１０），及び（１１）の内部状態を
取り得る。ここでは、（００），（０１），（１０），
及び（１１）の内部状態を、それぞれ、第１乃至第４の
状態と呼ぶことにする。データを送信するとき、本実施
例が適用される畳み込み符号器は第１乃至第４の状態の
いずれかを初期状態（始点）としてとり、初期状態（始
点）と最終状態（終点）とが同一である。
【０００８】本実施例のビタビ復号器は、上記畳み込み
符号器によって情報系列が符号化された符号系列を伝送
路を介して受信系列として受信する。上述したように、
畳み込み符号器の初期状態は第１乃至第４の状態のいず
れかであるが、ビタビ復号器側では畳み込み符号器の初
期状態がどの状態であったかは分からないことに注意さ
れたい。
符号器によって情報系列が符号化された符号系列を伝送
路を介して受信系列として受信する。上述したように、
畳み込み符号器の初期状態は第１乃至第４の状態のいず
れかであるが、ビタビ復号器側では畳み込み符号器の初
期状態がどの状態であったかは分からないことに注意さ
れたい。
【０００９】ビタビ復号器は、受信系列を受けるデータ
入力端１と、ブランチメトリック算出回路２と、第１乃
至第４の処理部１０、２０、３０、及び４０と、比較判
定制御回路３と、データセレクタ４と、データ出力端５
とを有する。ブランチメトリック算出回路２は、データ
入力端１より入力された受信系列の各受信符号（２符号
ビット）に対するブランチメトリック（符号間距離）を
算出する。ブランチメトリック算出回路２は、算出した
ブランチメトリックを第１乃至第４の処理部１０〜４０
へ送出する。第１乃至第４の処理部１０〜４０は、それ
ぞれ、第１乃至第４の状態を第１乃至第４の始点と仮定
してビタビシーケンスを実行する。第１乃至第４の処理
部１０〜４０は同様の構成を有しているので、以下で
は、第１の処理部１０について詳細に説明する。
入力端１と、ブランチメトリック算出回路２と、第１乃
至第４の処理部１０、２０、３０、及び４０と、比較判
定制御回路３と、データセレクタ４と、データ出力端５
とを有する。ブランチメトリック算出回路２は、データ
入力端１より入力された受信系列の各受信符号（２符号
ビット）に対するブランチメトリック（符号間距離）を
算出する。ブランチメトリック算出回路２は、算出した
ブランチメトリックを第１乃至第４の処理部１０〜４０
へ送出する。第１乃至第４の処理部１０〜４０は、それ
ぞれ、第１乃至第４の状態を第１乃至第４の始点と仮定
してビタビシーケンスを実行する。第１乃至第４の処理
部１０〜４０は同様の構成を有しているので、以下で
は、第１の処理部１０について詳細に説明する。
【００１０】第１の処理部１０は、第１のＡＣＳ演算回
路１１と、第１のパスメトリックメモリ１２と、第１の
パスメモリ１３と、第１の終点データラッチ１４と、第
１の始点終点比較回路１５と、第１の復号データバッフ
ァ１６とを有する。第１のパスメトリックメモリ１２に
は、第１のＡＣＳ演算回路１１によって演算された過去
の第１のパスメトリックが記憶されている。第１のＡＣ
Ｓ演算回路１１は、ブランチメトリック算出回路２で算
出したブランチメトリックと第１のパスメトリックメモ
リ１２に記憶されている過去の第１のパスメトリックと
を加算し、この加算で得られたパスメトリックを比較
し、その中で小さい方のパスメトリック及びそれに対応
するパスを選択する。この選択されたパスメトリック及
びパス（トレリス）は、それぞれ、新しい第１のパスメ
トリック及び第１のトレリスとして、第１のパスメトリ
ックメモリ１２及び第１のパスメモリ１３に記憶され
る。すなわち、第１のＡＣＳ演算回路１１は、第１の状
態を第１の始点と仮定して、第１のパスメトリックの加
算、比較、及び第１のトレリスの選択を行う。第１のパ
スメモリ１３は第１のトレリスに対応した第１の復号デ
ータを出力する。第１のパスメモリ１３から出力された
第１の復号データは、第１の復号データバッファ１６に
記憶される。また、終点の第１の復号データが第１の終
点データとして第１の終点データラッチ１４にラッチさ
れる。第１の始点終点比較回路１５は、第１の始点を表
す第１の始点データと第１の終点データラッチ１４にラ
ッチされた第１の終点データとを比較し、第１の比較判
定結果信号を出力する。このようにして、第１の処理部
１０は第１の復号データと第１の比較判定結果信号とを
出力する。
路１１と、第１のパスメトリックメモリ１２と、第１の
パスメモリ１３と、第１の終点データラッチ１４と、第
１の始点終点比較回路１５と、第１の復号データバッフ
ァ１６とを有する。第１のパスメトリックメモリ１２に
は、第１のＡＣＳ演算回路１１によって演算された過去
の第１のパスメトリックが記憶されている。第１のＡＣ
Ｓ演算回路１１は、ブランチメトリック算出回路２で算
出したブランチメトリックと第１のパスメトリックメモ
リ１２に記憶されている過去の第１のパスメトリックと
を加算し、この加算で得られたパスメトリックを比較
し、その中で小さい方のパスメトリック及びそれに対応
するパスを選択する。この選択されたパスメトリック及
びパス（トレリス）は、それぞれ、新しい第１のパスメ
トリック及び第１のトレリスとして、第１のパスメトリ
ックメモリ１２及び第１のパスメモリ１３に記憶され
る。すなわち、第１のＡＣＳ演算回路１１は、第１の状
態を第１の始点と仮定して、第１のパスメトリックの加
算、比較、及び第１のトレリスの選択を行う。第１のパ
スメモリ１３は第１のトレリスに対応した第１の復号デ
ータを出力する。第１のパスメモリ１３から出力された
第１の復号データは、第１の復号データバッファ１６に
記憶される。また、終点の第１の復号データが第１の終
点データとして第１の終点データラッチ１４にラッチさ
れる。第１の始点終点比較回路１５は、第１の始点を表
す第１の始点データと第１の終点データラッチ１４にラ
ッチされた第１の終点データとを比較し、第１の比較判
定結果信号を出力する。このようにして、第１の処理部
１０は第１の復号データと第１の比較判定結果信号とを
出力する。
【００１１】同様に、第２の処理部２０は第２の復号デ
ータと第２の比較判定結果信号とを出力し、第３の処理
部３０は第３の復号データと第３の比較判定結果信号と
を出力し、第４の処理部４０は第４の復号データと第４
の比較判定結果信号とを出力する。
ータと第２の比較判定結果信号とを出力し、第３の処理
部３０は第３の復号データと第３の比較判定結果信号と
を出力し、第４の処理部４０は第４の復号データと第４
の比較判定結果信号とを出力する。
【００１２】第１乃至第４の復号データはデータセレク
タ４へ供給され、第１乃至第４の比較判定結果信号は比
較判定制御回路３へ供給される。比較判定制御回路３
は、第１乃至第４の比較判定結果信号からどの処理部で
始点と終点とが一致しているのかを判定し、始点と終点
とが一致している処理部を指示する選択信号をデータセ
レクタ４へ送出する。データセレクタ４は、第１乃至第
４の復号データの中から、この選択信号によって指示さ
れる処理部からのものを選択し、選択された復号データ
をデータ出力端５から出力する。尚、これら第１乃至第
４の処理部１０〜４０のいずれにおいても、始点と終点
とが一致していない場合には、比較判定制御回路３は、
各処理部のパスメトリックメモリの尤度に基づいて、選
択信号をデータセレクタ４へ送出する。従って、データ
セレクタ４と比較判定制御回路３とによって、パスメモ
リ１３，２３，３３，及び４３に記憶されたトレリスの
中で始点と終点とが同位置であるパスが優先的に選択さ
れる。
タ４へ供給され、第１乃至第４の比較判定結果信号は比
較判定制御回路３へ供給される。比較判定制御回路３
は、第１乃至第４の比較判定結果信号からどの処理部で
始点と終点とが一致しているのかを判定し、始点と終点
とが一致している処理部を指示する選択信号をデータセ
レクタ４へ送出する。データセレクタ４は、第１乃至第
４の復号データの中から、この選択信号によって指示さ
れる処理部からのものを選択し、選択された復号データ
をデータ出力端５から出力する。尚、これら第１乃至第
４の処理部１０〜４０のいずれにおいても、始点と終点
とが一致していない場合には、比較判定制御回路３は、
各処理部のパスメトリックメモリの尤度に基づいて、選
択信号をデータセレクタ４へ送出する。従って、データ
セレクタ４と比較判定制御回路３とによって、パスメモ
リ１３，２３，３３，及び４３に記憶されたトレリスの
中で始点と終点とが同位置であるパスが優先的に選択さ
れる。
【００１３】上記実施例では符号の情報速度Ｒ＝１／２
で拘束長Ｋ＝３の畳み込み符号を最尤復号する例につい
て述べたが、本発明はこれに限定されず、データを送信
するときに初期状態（始点）と最終状態（終点）とが同
一である畳み込み符号器によって符号化された畳み込み
符号に適用できる。
で拘束長Ｋ＝３の畳み込み符号を最尤復号する例につい
て述べたが、本発明はこれに限定されず、データを送信
するときに初期状態（始点）と最終状態（終点）とが同
一である畳み込み符号器によって符号化された畳み込み
符号に適用できる。
【００１４】
【発明の効果】以上説明したように本発明は、全状態に
ついて各々のパスの始点を仮定してＡＣＳ演算を開始さ
せ、この全状態のトレリスを記憶し、始点と終点が同位
置であるパスを選択して、パスを終結させる事により、
復号時の誤りの波及をなくし、パスの終結による誤り率
の増加を抑える事ができる。
ついて各々のパスの始点を仮定してＡＣＳ演算を開始さ
せ、この全状態のトレリスを記憶し、始点と終点が同位
置であるパスを選択して、パスを終結させる事により、
復号時の誤りの波及をなくし、パスの終結による誤り率
の増加を抑える事ができる。
【図１】本発明の一実施例によるビタビ復号器を示すブ
ロック図である。
ロック図である。
１ データ入力端 ２ ブランチメトリック算出回路 ３ 比較判定制御回路 ４ データセレクタ ５ データ出力端 １０，２０，３０，４０ 処理部 １１，２１，３１，４１ ＡＣＳ演算回路 １２，２２，３２，４２ パスメトリックメモリ １３，２３，３３，４３ パスメモリ １４，２４，３４，４４ 終点データラッチ １５，２５，３５，４５ 始点終点比較回路 １６，２６，３６，４６ 復号データバッファ
Claims (1)
- 【請求項１】 データ送信時に任意な初期状態をとり該
初期状態と最終状態とが同一な畳み込み符号器によっ
て、情報系列が符号化された符号系列を、伝送路を介し
て受信系列として受け、該受信系列をビタビシーケンス
を用いて最尤復号するビタビ復号器に於いて、全状態に
ついて各々をパスの始点と仮定してメトリックの演算を
行う手段と、前記全状態について前記演算されたメトリ
ックの加算、比較、及びトレリスの選択を行う手段と、
前記全状態の前記選択されたトレリスを記憶する手段
と、前記記憶されたトレリスの中で始点と終点とが同位
置であるパスを優先的に選択する手段と、を有すること
を特徴とするビタビ復号器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03124610A JP3120342B2 (ja) | 1991-04-30 | 1991-04-30 | ビタビ復号器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03124610A JP3120342B2 (ja) | 1991-04-30 | 1991-04-30 | ビタビ復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04329027A JPH04329027A (ja) | 1992-11-17 |
| JP3120342B2 true JP3120342B2 (ja) | 2000-12-25 |
Family
ID=14889692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03124610A Expired - Fee Related JP3120342B2 (ja) | 1991-04-30 | 1991-04-30 | ビタビ復号器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120342B2 (ja) |
-
1991
- 1991-04-30 JP JP03124610A patent/JP3120342B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04329027A (ja) | 1992-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000920 |
|
| LAPS | Cancellation because of no payment of annual fees |