JPS6356728B2 - - Google Patents

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JPS6356728B2
JPS6356728B2 JP58190511A JP19051183A JPS6356728B2 JP S6356728 B2 JPS6356728 B2 JP S6356728B2 JP 58190511 A JP58190511 A JP 58190511A JP 19051183 A JP19051183 A JP 19051183A JP S6356728 B2 JPS6356728 B2 JP S6356728B2
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Nippon Electric Co Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/395—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using a collapsed trellis, e.g. M-step algorithm, radix-n architectures with n>2
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    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors

Description

【発明の詳細な説明】 本発明はデイジタル通信回線に使用される誤り
訂正装置、特に高速で動作し、畳込み符号化して
伝送されたデイジタル情報をビタビ（Viterbi）
復号法により復元する誤り訂正装置に関する。
デイジタル通信の発達に伴い、伝送路で発生す
る符号誤りを訂正できる各種の誤り訂正方式が提
案・使用されているが、畳込み符号化された符号
語をビタビアルゴリズムによつて復号するビタビ
復号法は、実用性の高い復号技術として評価され
ている。ビタビ復号法の復号手順は、符号の格子
構造における一つの状態節点に再結合する二つの
遷移パスのうち、累積計量の大きいものを逐次選
択する操作を繰返し行うことによつて、最も確か
らしい残存パスを選び出し復号を行うものであ
る。ビタビ復号法による従来の誤り訂正装置で
は、各タイムスロツト（情報信号の１ビツト又は
１符号語に相当する時間）毎に計量の加算・比
較・選択の処理を繰返して行つているため、この
処理、特に加算処理に必要な演算時間によつて処
理速度が制約され、高速データには適用できない
（現在のCMOS ICの演算速度では＋数Mb／ｓが
限度）という欠点がある。
本発明の目的は、加算処理回数を減少させるこ
とによつて上述の従来装置の欠点を除去し、より
高速なデータに適用できる誤り訂正装置を提供す
ることである。
本発明の誤り訂正装置は、畳込み符号化して伝
送されたデイジタル情報をビタビ復号法により復
元する誤り訂正装置において、符号の格子構造の
一つの状態節点に再結合する複数の遷移パスの一
つを各遷移パスの符号語と受信符号語との同異度
を表わす量子化値を加算して比較・選択する
ACS回路が、複数のタイムスロツト前の各状態
節点の累積量子化値に前記複数のタイムスロツト
にわたる遷移パスの前記量子化値の和を一括して
加算する複数個の加算器と、これら加算器の出力
を２個づつ比較し一方を選択する複数個の第１の
選択回路と、これら第１の選択回路の出力からそ
れぞれ２個づつを比較して一方を選択する操作を
繰返し最終の１個を選択する第２の選択回路と、
この第２の選択回路の出力により更新され状態節
点の累積量子化値を記憶する状態メモリと、前記
第１及び第２の選択回路の状態から残存パスを記
憶するパスメモリの制御信号を発生するパスメモ
リ制御回路とを備えることによつて構成される。
次に図面を参照して本発明を詳細に説明する。
まず、ビタビ復号法について、拘速長ｋ＝３、符
号語のシンボル数ｖ＝２、符号化率ｒ＝１／２の
場合を例として説明する。第１図はシフトレジス
タK1，K2，K3と排他論理器v1，v2とからなり、
１系列の２値情報入力１０１から２シンボルの符
号語系列１０２を出力する畳込み符号化器であ
る。第２図はこの符号化器の状態の遷移を表わす
格子構造図で、各状態節点S(j) iの円内の数字はタ
イムスロツトｔ（ｊ）の終りにおけるシフトレジ
スタK1，K2の状態を示している。K1，K2の状態
にはS(j) 1＝（０、０）、S(j) 2＝（１、０）、S(j) 3＝
（０、
１）、S(j) 4＝（１、１）の４状態があり、タイムス
ロツトｔ（ｊ）に矢印付き実線で示す遷移パスP(j) i′i
の上側に示す情報入力ビツト(1)又は（０）が入力
されると、遷移パスの下側の符号語00、10、01、
11を送出して状態節点S(j-1) i′から状態節点S(j) iに移
ることを示している。ビタビ復号法は受信側でこ
の格子構造の各状態節点に再結合するそれぞれ２
本の遷移パスについて、受信符号語R(j)（x(j)、
y(j)）と各遷移パスP(j) i′iの符号語との計量（２レベ
ルの量子化の場合、例えば両符号語の同じシンボ
ルの数で表わされる）を求め、これまでの累積計
量に加算し、その値が大きい方をもつともらしい
残存パスとして選択して他方を消去する加算・比
較・選択を繰返して最も確からしい残存パスを選
び出し、これに対応する情報ビツトを復号信号と
して出力する。従つて、ビタビ復号を行う誤り訂
正装置は、受信符号語と各遷移パスの符号語との
計量を求める計量回路と、上述の加算・比較・選
択を行うACS回路と、選択された残存パスを記
憶するパスメモリと、このパスメモリから復号信
号を出力する出力回路とから構成される。
第３図は従来の誤り訂正装置に用いられている
ACS回路のブロツク図であり、加算器１及び２、
比較器３、選択器４、計量メモリ５とから構成さ
れている。第２図の格子構造図を参照して、加算
器１はS(j-1) 1の累積計量M(j-1) 1を読み出し遷移パス
P(j) 12の符号語11と受信符号語R(j)（x(j)y(j)）との計
量
Z(j) 12（例えばR(j)＝11なら２、R(j)＝00なら０、R(j)
＝01又は10なら１となる）を加算する加算器、加
算器２はS(j-1) 3の累積計量M(j-1) 3を読み出しP(j) 32の
計量Z(j) 32を加算する加算器で、比較器３は加算器
１の出力M(j-1) 1＋Z(j) 12と加算器２の出力M(j-1) 3＋Z(
j) 32
とを比較して制御信号１０３を発生し、選択器４
はこの制御信号により大きい方をS(j) 2の累積計量
M(j) 2として選択し計量メモリ５を更新する。制御
信号１０３は同時にパスメモリ６を制御し、S(j) 2
に至る過去の残存パスが記憶される。以上第３図
によつて状態S2に対するACS回路の動作を説明
したが、他の状態Siに対しても同様なACS回路が
設けられ同時処理が行われ、各状態の累積計量を
記憶する各計量メモリの内容はM(j-1) iからM(j) iに
更新される。第３図において参照番号７及び８は
それぞれ状態S1及びS3の計量メモリである。な
お、二つの累積計量が等しい場合には、いずれか
一方がランダムに選択されるよう構成されてい
る。このようにして順次選択された残存パスは、
拘束長Ｋの４〜５倍以前のタイムスロツト分をみ
るとただ１個となり、この遷移パスに対応する情
報信号（１）又は（０）が復号信号として出力さ
れる。以上説明したACS回路の動作は１タイム
スロツト内に行われる必要があり、計量メモリの
読み出し時間τn、加算時間τc、比較時間τc、選択
時間τs計量メモリへの書き込み時間τwとすると、
ACS回路の動作時間τは τ＝τn＋τa＋τc＋τs＋τw ……(1) となり、処理できる情報信号の上限速度はｖは
１／τビツト／秒に制限される。上述のτを決め
る５要素のうち加算時間τaが最も長く、全体の約
半分を占めることから、加算回路を減らすことが
できればビタビ復号の高速化が可能となる。
第４図は本発明におけるACS回路の一実施例
のブロツク図であり、加算器１１，１２，１３，
１４と、比較器と選択器とから成る第１の選択回
路１５，１６と、第１の選択回路の出力の一方を
選択する第２の選択回路１７と、計量メモリ１８
と、パスメモリ制御回路１９とから構成されてい
る。この回路はタイムスロツトにわたる遷移パス
の計量を１回で加算することにより加算回数を減
らして高速化を計つたものであり、以下第２図を
参照して本実施例の動作を説明する。第４図は第
２図において状態節点S(j+1) 1に再結合する太い実
線で示す４本の遷移パスP(j) 11＋P(j+1) 11、P(j) 31＋P(
j+1) 11、
P(j) 23＋P(j+1) 31、P(j) 43＋P(j+1) 31のうち１本を１回
の加算
処理で選択するACS回路を示す。加算器１１は
状態S1の計量メモリから読み出されたｔ（ｊ−１）
タイムスロツトの累積計量M(j-1) 1に、遷移パス
P(j) 11及びP(j+1) 11の計量の和Z(j) 11＋Z(j+1) 11を１回
で加算
しM(j+1) 1-1を算出する。Z(j) 11＋Z(j+1) 11は２タイム
スロ
ツトの受信符号語から計量回路において、例えば
ROMから読み出されて加算器に与えられる。加
算器１２，１３，１４は同様にして各状態のｔ
（ｊ−１）タイムスロツトの累積計量M(j-1) 3、
M(j-1) 2、M(j-1) 4に各遷移パスの計量和Z(j) 31＋Z(j+1)
 11、
Z(j) 23＋Z(j+1) 31、Z(j) 43＋Z(j+1) 31を加算して各遷移
パスに
よるS(j+1) 1までの累積計量M(j+1) 1-3、M(j+1) 1-2、M(j
+1) 1-4を
算出する。選択回路１５及び１６は加算器１１，
１２及び１３，１４の出力をそれぞれ比較して累
積計量M(j+1) 1-lの大きい方を選択する第１の選択回
路、選択回路１７は選択回路１５及び１６の出力
を比較して最終の１個を選択する第２の選択回路
であり、その出力はS(j+1) 1の累積計量として状態
S1の計量メモリ１８に書き込まれる。パスメモリ
制御回路１９は各選択回路の比較器出力から第３
図と同じパスメモリ６の制御信号を発生する回路
であつて、選択回路１５の比較器出力１０４と選
択回路１６の比較器出力１０５はｔ（ｊ）タイム
スロツトのS1及びS3のパスメモリ制御信号とし
て、又、選択回路１７の比較器出力１０６はｔ
（ｊ＋１）タイムスロツトのS1のパスメモリ制御
として比較器出力１０４に続いて送り出される。
以上説明したと同様な回路がS2，S3，S4の各状態
に対応して設けられており、これらがすべて２タ
イムスロツトの時間内に並列に処理される。この
処理時間τ′は各要素時間を(1)式の場合と同様とす
ると τ′＝τn＋τa＋2τc＋2τs＋τw ……(2) となり、処理できる上限速度v′は２／τ′ビツト／
秒となる。すなわち、τn＋τa＋τw＞２（τc＋τs）
とすればv′＞1.5vとなり1.5倍以上に高速化される
こととなる。
上述の実施例の説明では各加算器は２タイムス
ロツトにわたる計量を一括加算する構成について
述べたが、３以上のタイムスロツトに対して計量
を一括加算するように構成することもでき更に上
限速度を上げることができる。又、拘束長ｋ＝
３、符号語のシンボル数ｖ＝２、入力情報信号１
系列の畳込み符号化器による符号化率1/2の場合
について説明したが、本発明は任意の拘束長およ
び符号化率の場合にも適用できることは言うまで
もない。更に、各加算器は各遷移パスの計量を加
算し累積計量の大きいものを選択するよう説明し
たが、計量の代りに符号間距離（ハミング距離）
を用い累積距離の小さいものを選択するようにし
ても同じ結果が得られることは良く知られている
通りである。第４図の実施例の回路は最初にタイ
ムスロツトｔ（ｊ＋１）で同じ遷移パスP(j+1) 11又は
P(j+1) 31を通るパス同志を比較し、次にP(j+1) 11を通る
パスとP(j+1) 31を通るパスとを比較するよう構成さ
れているが、この順序はこれに限定されるもので
はなく任意の組合わせをとることが可能である。
ただし、その場合パスメモリ制御回路は従来と同
様のパスメモリを使用する場合には構成が複雑と
なる。パスメモリの構成をACS回路の構成に合
わせて変更し、パルスメモリ制御回路を簡略化す
ることも可能である。なお、第１図において符号
化されたシンボルは時分割で伝送されるよう示し
てあるが、直交変調例えば４相PSK変調で伝送
されてもよく、通信路が２レベル量子化でなく、
例えば８レベル量子化の場合でも本発明は適用す
ることが可能である。
以上詳細に説明したように、本発明の誤り訂正
装置によれば、複数タイムスロツトにわたる加
算・比較・選択処理を一度に行うことによつて、
ビタビ復号を高速化できる効果がある。
【図面の簡単な説明】
第１図は畳込み符号化器の一構成例を示すブロ
ツク図、第２図は第１図の畳込み符号化器の格子
構造図、第３図はACS回路の従来例のブロツク
図、第４図は本発明に用いられるACS回路の一
実施例のブロツク図である。 １，２，１１，１２，１３，１４……加算器、
３……比較器、４……選択器、５，７，８，１８
……計量メモリ、６……パスメモリ、１５，１
６，１７……選択回路、１９……パスメモリ制御
回路。

Claims (1)

    【特許請求の範囲】
  1. １ 畳込み符号化して伝送されたデイジタル情報
    をビタビ復号法により復元する誤り訂正装置にお
    いて、符号の格子構造の一つの状態節点に再結合
    する複数の遷移パスの一つを各遷移パスの符号語
    と受信符号語との同異度を表わす量子化値を加算
    して比較・選択するACS回路が、複数のタイム
    スロツト前の各状態節点の累積量子化値に前記複
    数のタイムスロツトにわたる遷移パスの前記量子
    化値の和を一括して加算する複数個の加算器と、
    これら加算器の出力を２個づつ比較し一方を選択
    する複数個の第１の選択回路と、これら第１の選
    択回路の出力からそれぞれ２個づつを比較して一
    方を選択する操作を繰返し最終の１個を選択する
    第２の選択回路と、この第２の選択回路の出力に
    より更新され状態節点の累積量子化値を記憶する
    状態メモリと、前記第１及び第２の選択回路の状
    態から残存パスを記憶するパスメモリの制御信号
    を発生するパスメモリ制御回路とを備えて構成さ
    れることを特徴とする誤り訂正装置。
JP58190511A 1983-10-12 1983-10-12 誤り訂正装置 Granted JPS6081925A (ja)

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JP58190511A JPS6081925A (ja) 1983-10-12 1983-10-12 誤り訂正装置
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EP84307011A EP0138598B1 (en) 1983-10-12 1984-10-12 Error correction apparatus using a viterbi decoder

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JPS6081925A JPS6081925A (ja) 1985-05-10
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