JPH0120569B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は誤り訂正装置に関し、特に畳込み符号
化方式を介して伝送されるデイジタル情報を、ビ
タビ（Viterbi）復号化法により復元する誤り訂
正装置の改良に関する。

（従来技術） 近年、デイジタル通信の発達にともない、伝送
路において発生する符号誤りを訂正することので
きる各種の誤り訂正方式が提案さた使用されてい
るが、畳込み符号化方式により符号化された符号
語を、ビタビ・アルゴリズムによつて復号するビ
タビ復号法は、実用性の高い復号技術として評価
されている。このビタビ復号法による復号手順
は、符号の格子構造における一つの状態節点に再
結合する二つの遷移パスの内、累積メトリツク値
の大きいものを逐次選択する操作を繰返し行うこ
とによつて、最も確からしい残存パスを選択して
復号を行うものである。ビタビ復号法による従来
の誤り訂正装置においては、各タイムスロツト
（デイジタル情報信号の１ビツトまたは１符号誤
に相当する時間）ごとにメトリツク値の加算・比
較・選択の処理を繰返して行うことによる、処理
速度の制約に起因する伝送速度の上限を改善する
ために、前記の加算処理回数を低減する目的で、
符号の格子構造の一つの状態節点に再結合する複
数の遷移パスの内より、各遷移パスに対応する符
号語と受信符号語との同異度を表わす相関値を測
度として、最ゆうパスを選択するACS（Add／
Compare／Select）回路に、復数のタイムスロツ
ト前の各状態節点のメトリツク値に、前記複数の
タイムスロツトにわたる遷移パスの相関値の和を
一括して加算する複数の加算回路と、これらの加
算回路の出力を２個ずつ比較し、その内の一方を
選択する複数の第１の選択回路と、これらの第１
の選択回路の出力からそれぞれ２個ずつを比較し
て、その内の一方を選択する操作を繰返してゆ
き、最終的に所定の状態節点に対応するメトリツ
ク値を選択する、複数の比較回路と複数の選択回
路とを備える方法がとられている。

しかしながら、上記の従来の誤り訂正装置にお
いては、上述のように、複数のタイムスロツト前
の各状態節点のメトリツク値に、前記複数のタイ
ムスロツトにわたる遷移パスの相関値の和を一括
して加算することにより、確かに加算処理回数が
低減され、伝送速度の改善が計られているが、そ
の一方において、前述の比較操作ならびに選択操
作が繰返して実行される過程において、前記比較
操作が必要以上に重複して行われ、誤り訂正装置
の回路構成を複雑化するという欠点がある。

（発明の目的） 本発明の目的は上記の欠点を除去し、複数のタ
イムスロツト前の各状態節点のメトリツク値に、
前記複数のタイムスロツトにわたる遷移パスの相
関値を一括して加算し、これらの加算値の比較操
作ならびに選択操作を繰返して実行してゆく過程
において生起する、重復した比較操作をすべて排
除して、回路構成を簡易化する誤り訂正装置を提
供することにある。

（発明の構成） 本発明の誤り訂正装置は、拘束長Ｋ（正の整数）
の畳込み符号化方式を介して、所定の符号誤に変
換されて伝送されるデイジタル情報信号を、ビタ
ビ（Viterbi）復号方式により復元する誤り訂正
装置において、 前記符号語に対応する格子構造の、所定のタイ
ムスロツトに対する2^K-1個の状態節点に再結合す
る複数の遷移パスの内より、前記状態節点に対応
する最ゆうパスを選択するACS（Add／
Compare／Select：加算／比較／選択）回路に、 前記状態節点に対してｎ（正の整数）タイムス
ロツト前の2^K-1個の状態節点における各メトリツ
ク値に、前記ｎタイムスロツトにわたる、それぞ
れ対応する複数の遷移パスの相関値の和を一括し
て加算する2^n+K-1個の加算回路と、 前記加算回路により得られる加算出力値の内
の、所定数の相対応する対ごとに加算出力値を比
較照合して、それぞれ所定の選択制御信号を出力
する所定数の第１の比較回路と、 前記加算回路の加算出力値の相対応する対ごと
に、それぞれ対応する前記選択制御信号を参照し
て、それぞれにおいていずれか一方の加算出力値
を選択して出力する所定数の第１の選択回路と、 前記第１の選択回路より出力される前記加算出
力値を、相対応する対ごとに比較照合して所定の
選択制御信号を出力する所定数の第２の比較回路
と、 前記第１の選択回路より出力される前記加算出
力値の相対応する対ごとに、それぞれ対応する前
記第２の比較回路から出力される選択制御信号を
参照して、それぞれにおいていずれか一方の加算
出力値を選択して出力する所定数の第２の選択回
路と、 以下、同様の比較処理および選択処理を繰返し
て、最終的に2^K-1個の状態節点に対応するメトリ
ツク値を出力するための、2^K-1個の第ｎの比較回
路と、2^K-1個の第ｎの選択回路と、 を備えて構成される。ただし、前記第１、第２，
…、第ｎの比較回路は、総計ｎ・2^K-1個の比較回
路により構成され、前記第１、第２，…、第ｎの
選択回路は、総計（2^n-1）・2^K-1個の選択回路に
より構成される。

（発明の実施例） 以下、本発明について図面を参照して詳細に説
明する。

始めに、ビタビ復号法について、拘束長Ｋ＝
３、符号語のシンボル数ｖ＝２、符号化率ｒ＝1/
２の場合の例として説明する。第１図はK₁，K₂お
よびK₃の３ビツト構成のシフトレジスタ１と、
排他的論理器２および３と、選択器４とにより形
成され、端子５１から入力される１系列の２値情
報信号を、２シンボルの符号語系列に変換して端
子５２から出力する畳込み符号化器である。第２
図は、この符号化器の状態の遷移を表わす格子構
造図で、各状態節点S_i(j)の円内の数字は、タイム
スロツトｔ(j)の終りにおける、シフトレジスタ１
のK₁およびK₂の状態を示している。

前記K₁およびK₂の状態には、S₁(j)＝（０，０）、
S₂(j)＝（１，０）、S₃(j)＝（０，１）、S₄(j)＝（１
，
１）の４状態があり、タイムスロツトｔ(j)に矢印
付き実線で示される遷移パスP_i(j)_iの上側に付記
されている情報入力ビツト(1)または（０）が入力
されると、遷移パスの下側に付記されている符号
語00，10，01，11が送出されて、状態節点S_i ^(j-1)
から状態節点S_i(j)に移行することを示している。
ビタビ復号法は、受信側において、この格子構造
の各状態節点に再結合するそれぞれ２本の遷移パ
スについて、受信符号語R(j)（x(j)，y(j)）と各遷
移パスP_i(j)_iの符号語との相関値を求め、これま
でのメトリツク値に加算し、このメトリツク値の
大きい方を、より一層もつともらしい残存パスと
して選択して他方を消去する、加算・比較・選択
の各操作を繰返し、最も確からしい残存パスを選
択して、この残存遷移パスに対応する情報ビツト
を復号信号として出力する。従つて、ビタビ復号
を行う誤り訂正装置は、受信符号語と各遷移パス
の符号語との相関値を求める相関回路と、上述の
加算・比較・選択の各操作を行うACS回路と、
選択された残存遷移パスを記憶させるパスメモリ
と、このパスメモリから復号信号を出力する復号
出力回路とにより構成されている。

第３図は、本発明の一実施例におけるACS回
路の主要部を示すブロツク図で、前述の拘束長Ｋ
＝３、符号語のシンボル長ｖ＝２、符号化率ｒ＝
１／２の場合の畳込み符号化器に対応するACS回路
の一例である。図に示されるように、本ACS回
路は、加算／比較／選択回路５，６，９，１０
と、加算／選択回路７，８，１１，１２と、比
較／選択回路１３，１４，１５，１６と、パスメ
モリ制御回路１７，１８とを備えている。また、
第４図は、上記の加算／比較／選択回路５，６
と、加算／選択回路７，８と、比較／選択回路１
３，１４と、パスメモリ制御回路１７との、より
詳細なブロツク図で、加算／比較／選択回路５お
よび６には、それぞれ、加算回路１９，２０、第
１の比較回路２１および第１の選択回路２２と、
加算回路２３，２４、第１の比較回路２５および
第１の選択回路２６とが備えられ、加算／選択回
路７および８には、それぞれ、加算回路２７，２
８および第１の選択回路２９と、加算回路３０，
３１および第１の選択回路32とが備えられてい
る。また、比較／選択回路１３および１４は、そ
れぞれ、第２の比較回路３３および第２の選択回
路３４と、第２の比較回路３５および第２の選択
回路３６とにより構成されている。なお、他の加
算／比較／選択回路９，１０と、加算／選択回路
１１，１２と、比較／選択回路１５，１６と、パ
スメモリ制御回路１８とについては、第４図に示
されるブロツク図と同様の構成にて表わされ、且
つ、その作用についても同等であるため、そのブ
ロツク図および作用説明は省略する。以下、第２
図の格子構造図を参照し、第３図および第４図を
用いて前記ACS回路の動作について説明する。

第３図において、所定のメトリツク・メモリか
ら読出される、各状態節点に対応するメトリツク
値M₁ ^(j-1)，M₂ ^(j-1)，M₃ ^(j-1)およびM₄ ^(j-1)は、それ
ぞれ対応する加算／比較／選択回路５，９および
加算／選択回路７，１１と、加算／比較／選択回
路６，１０および加算／選択回路８，１２と、加
算／比較／選択回路５，９および加算／選択回路
７，１１と、加算／比較／選択回路６，１０およ
び加算／選択回路８，１２とに送られ、比較／選
択回路１３，１４，１５および１６を経由して、
それぞれ、２タイムスロツト後における各状態節
点に対応するメトリツク値M₁ ^(j+1)，M₂ ^(j+1)，
M₂ ^(j+1)およびM₄ ^(j+1)が再結合されて出力される。
このことは、第２図の格子構造図において、状態
節点S₁ ^(j-1)，S₂ ^(j-1)，S₃ ^(j-1)およびS₄ ^(j-1)に対応す
るメトリツク値M₁ ^(j-1)，M₂ ^(j-1)，M₃ ^(j-1)および
M₄ ^(j-1)が、図に示されるように、それぞれ４種類
の遷移パスを経由して２タイムスロツト後の状態
節点S₁ ^(j+1)，S₂ ^(j+1)，S₃ ^(j+1)およびS₄ ^(j+1)に再結合
されることに対応している。また第４図は、この
内の状態節点S₁ ^(j-1)，S₂ ^(j-1)，S₃ ^(j-1)およびS₄ ^(j-1)
に対応するメトリツク値M₁ ^(j-1)，M₂ ^(j-1)，M₃ ^(j-1)
およびM₄ ^(j-1)より、状態節点S₁ ^(j+1)およびS₂ ^(j+1)
に対応するメトリツク値M₁ ^(j+1)およびM₂ ^(j+1)が再
結合される動作過程に相当している。

第２図における状態節点S₁ ^(j+1)に再結合する４
種類の遷移パスP₁₁(j)＋P₁₁ ^(j+1)，P₃₁(j)＋P₁₁ ^(j+1)，
P₂₃(j)＋P₃₁ ^(j+1)，およびP₄₃(j)＋P₃₁ ^(j+1)に対応し
て、第４図の加算／比較／選択回路５において
は、所定のメトリツク・メモリから読出されるタ
イムスロツトｔ（ｊ−１）におけるメトリツク値
M₁ ^(j-1)は、前記遷移パスP₁₁(j)およびP₁₁ ^(j+1)に対
応する相関値の和Z₁₁(j)＋Z₁₁ ^(j+1)と加算器１９に
おいて加算され、その加算出力値は第１の比較回
路２１および第１の選択回路２２に送られる。同
様に、タイムスロツトｔ（ｊ−１）におけるメト
リツク値M₃ ^(j-1)は、遷移パスP₃₁(j)およびP₁₁ ^(j+1)
に対応する相関値の和Z₃₁(j)＋Z₁₁ ^(j+1)と加算器２
０において加算され、その加算出力値は第１の比
較回路２１および第１の選択回路２２に送られ
る。第１の比較回路２１においては、加算器１９
および２０から送られてくる前記加算出力値を比
較照合し、その大きい方の加算出力値を選択する
選択制御信号１０１を生成して第１の選択回路２
２に送る。第１の選択回路２２おいては、選択制
御信号１０１を介して、大きい方の加算出力値が
選択され、メトリツク値M₁ ^(j+1) _(1,3)として比較／選択
回路１３を形成する第２の比較回路３３および第
２の選択回路３４に送られる。同様に、加算／比
較／選択回路６においても、前記メトリツク・メ
モリから読出されるタイムスロツトｔ（ｊ−１）
におけるメトリツク値M₂ ^(j-1)およびM₄ ^(j-1)は、加
算回路２３および２４において、それぞれ、遷移
パスP₂₃(j)およびP₃₁ ^(j+1)に対応する相関値の和
Z₂₃(j)＋Z₃₁ ^(j+1)、および遷移パスP₄₃(j)および
P₃₁ ^(j+1)に対応する相関値の和Z₄₃(j)＋Z₃₁ ^(j+1)と加
算され、第１の比較回路２５および第２の選択回
路２６を介して、大きい方のメトリツク値M₁ ^(j+1) _(2,4)
が選択されて、第２の比較回路３３および第２の
選択回路３４に送られる。第２の比較回路３３お
よび第２の選択回路３４の作用は、前述の第１の
比較回路２１および第１の選択回路２２の作用と
同様で、前記メトリツク値M₁ ^(j+1) _(1,3)およびM₁ ^(j+1) _(
2,4)の
いずれか大きい方のメトリツク値が、タイムスロ
ツトｔ（ｊ＋１）におけるメトリツク値M₁ ^(j+1)と
して出力される。なお、第１の比較回路２１およ
び２５から出力される選択制御信号１０１および
１０２は、同時に、それぞれ、第１の選択回路２
９およびパスメモリ制御回路１７と、第１の選択
回路３２およびパスメモリ制御回路１７とに送ら
れる。

他方、加算／選択回路７においては、前記メト
リツク・メモリから読出されるタイムスロツトｔ
（ｊ−１）におけるメトリツク値M₁ ^(j-1)および
M₃ ^(j-1)は、加算回路２７および２８において、そ
れぞれ、遷移パスP₁₁(j)およびP₁₂ ^(j+1)に対応する
相関値の和Z₁₁(j)＋Z₁₂ ^(j+1)、および遷移パスP₃₁(j)
およびP₁₂ ^(j+1)に対応する相関値の和Z₃₁(j)＋
Z₁₂ ^(j+1)と加算され、それぞれの加算出力値は、第
１の選択回路２９に送られて、第１の比較回路２
１から送られてくる選択制御信号１０１を介し
て、大きい方のメトリツク値M₂ ^(j+1) _(1,3)が選択され、
第２の比較回路３５および第２の選択回路３６に
送られる。同様に、加算／選択回路８において
も、前記メトリツク・メモリから読出されるタイ
ムスロツトｔ（ｊ−１）におけるメトリツク値
M₂ ^(j-1)およびM₄ ^(j-1)は、加算回路３０および３１
において、それぞれ、遷移パスP₂₃(j)および
P₃₂ ^(j+1)に対応する相関値の和Z₂₃(j)＋Z₃₂ ^(j+1)、お
よび遷移パスP₄₃(j)およびP₃₂ ^(j+1)に対応する相関
値の和Z₄₃(j)＋Z₃₂ ^(j+1)と加算され、それぞれの加
算出力値は、第１の選択回路３２に送られて、第
１の比較回路２５から送られてくる選択制御信号
１０２を介して、大きい方のメトリツク値M₂ ^(j+1) _(2,4)
が選択され、第２の比較回路３５および第２の選
択回路３６に送られる。第２の比較回路３５およ
び第２の選択回路３６の作用は、前述のように第
１の比較回路２１および第１の選択回路２２の作
用と同様で、前記メトリツク値M₂ ^(j+1) _(1,3)および
M₂ ^(j+1) _(2,4)のいずれか大きい方のメトリツク値が、タ
イムスロツトｔ（ｊ＋１）におけるメトリツク値
M₂ ^(j+1)として出力される。これらのメトリツク値
M₁ ^(j+1)およびM₂ ^(j+1)は、それぞれ所定のメトリツ
ク・メモリに格納される。なお、第１の比較回路
２１および２５からそれぞれ出力される選択制御
信号１０１および１０２と、第２の比較回路３３
および３５から出力される選択制御信号１０３お
よび１０４は、それぞれ対応する選択回路に送ら
れるだけではなく、選択制御信号１０１および１
０２は、タイムスロツトｔ(j)における状態節点
S₁(j)およびS₃(j)のパスメモリ制御信号として、ま
た、選択制御信号１０３および１０４は、タイム
スロツトｔ（ｊ＋１）における状態節点S₁ ^(j+1)の
パスメモリ制御信号として、それぞれパスメモリ
制御回路１７に送られ、パスメモリ制御回路１７
を介して、所定のパスメモリに送られる。

上記の説明により明らかなように、加算／選択
回路７および８には、共に比較回路が備えられて
いない。従来の誤り訂正装置におけるACP回路
においては、これらの加算／選択回路７および８
の代りに、比較回路を備える加算／比較／選択回
路が、それぞれ代置される形で用いられており、
従つて、比較回路が余分に組込まれており回路構
成が複雑化される。本発明の目的とする改良点
は、上記余分の比較回路を排除して回路構成を簡
易化することにあることは前述のとおりである。

上述のように、ACS回路を構成する一部の加
算／比較／選択回路において、余分の比較回路が
排除される根拠は、下記の理由による。

第２図の格子構造図および第４図のブロツク図
を参照して明らかなように、加算回路１９および
２０における加算出力値の比較対比と、加算回路
２７および２８における加算出力値の比較対比と
を不等式の形で表示すると次式のようになる。

M₁ ^(j-1)＋Z₁₁(j)＋Z₁₁ ^(j+1)M₃ ^(j-1) ＋Z₃₁(j)＋Z₁₁ ^(j+1) (1) M₁ ^(j-1)＋Z₁₁(j)＋Z₁₂ ^(j+1)M₃ ^(j-1)＋Z₃₁(j)＋Z₁₂ ^(j+
1)
(2) 上記(1)，(2)式を変形すると、下記の（1′）、
（2′）式が得られる。

M₁ ^(j-1)＋Z₁₁(j)M₃ ^(j-1)＋Z₃₁(j) （1′） M₁ ^(j-1)Z₁₁(j)M₃ ^(j-1)＋Z₃₁(j) （2′） 明らかに、上記の（1′）、（2′）式は、同一不等
式である。従つて、加算回路２７および２８にお
ける加算出力値の選択については、加算回路１９
および２０に対応する第１の比較回路２１から出
力される選択制御信号１０１を参照すれば十分で
あり、比較回路は必要としない。このことは、加
算／選択回路８の場合についても同様である。更
に、第３図において、加算／選択回路１１および
１２の場合についても、上記と同じ原理により比
較回路が排除されて回路構成が簡易化される。

なお、上記の説明においては、第２図の格子構
造図よりも明らかなように、拘束長Ｋ＝３、タイ
ムスロツト数ｎ＝２の場合について、ACS回路
の動作を説明したが、一般的には、拘束長Ｋ、タ
イムスロツト数ｎの場合には、比較回路の数量は
ｎ・2^K-1となり、従来の誤り訂正装置における
ACS回路の比較回路の数量に対して、次式によ
つて表わされる数量ΛNだま低減される。

ΛN＝2^K-1・（2ⁿ−ｎ−１） 従つて、拘束長Ｋとタイムスロツト長ｎとが増
大する程、比較回路の低減数ΛNは増大する。

上述の実施例の説明においては、冒頭に記述し
たように、拘束長Ｋ＝３、符号語のシンボル数ｖ
＝２、入力情報信号１系列の畳込み符号化器によ
る符号化率1/2の場合について説明したが、本発
明が、一般に任意の拘束長および符号化率の場合
にも適用できることは言うまでもない。勿論タイ
ムスロツト数ｎについても、前述のように任意の
ｎについて適用可能である。

（発明の効果） 以上詳細に説明したように、本発明は、複数の
タイムスロツト数にわたり累積メトリツク値の加
算・比較・選択の処理を行うACS回路において、
余分の比較操作処理を排除することにより、回路
構成が簡易化されるという効果がある。

【図面の簡単な説明】

第１図は、畳込み符号化器の一例のブロツク
図、第２図は符号化器の状態遷移を表わす格子構
造図、第３図は、本発明の一実施例における
ACS回路の主要部を示すブロツク図、第４図は、
前記ACS回路の部分ブロツク図である。図にお
いて １……シフトレジスタ、２，３……排他的論理
器、４……選択器、５，６，９，１０……加算／
比較／選択回路、７，８，１１，１２……加算／
選択回路、１３，１４，１５，１６……比較／選
択回路、１７，１８……パスメモリ制御回路、１
９，２０，２３，２４，２７，２８，３０，３１
……加算回路、２１，２５……第１の比較回路、
２２，２６，２９，３２……第１の選択回路、３
３，３５……第２の比較回路、３４，３６……第
２の選択回路。

Claims (1)

1. 【特許請求の範囲】 １ 拘束長Ｋ（正の整数）の畳込み符号化方式を
   介して、所定の符号語に変換されて伝送されるデ
   イジタル情報信号を、ビタビ（Viterbi）復号方
   式により復元する誤り訂正装置において、 前記符号語に対応する格子構造の、所定のタイ
   ムスロツトに対する2^K-1個の状態節点に再結合す
   る複数の遷移パスの内より、前記状態節点に対応
   する最ゆうパスを選択するACS（Add／
   Compare／Select：加算／比較／選択）回路と、 前記状態節点に対してｎ（正の整数）タイムス
   ロツト前の2^K-1個の状態節点における各メトリツ
   ク値に、前記ｎタイムスロツトにわたる、それぞ
   れ対応する複数の遷移パスの相関値の和を一括し
   て加算する2^n+K-1個の加算回路と、 前記加算回路により得られる加算出力値の内
   の、所定数の相対応する対ごとに加算出力値を比
   較照合して、それぞれ所定の選択制御信号を出力
   する所定数の第１の比較回路と、 前記加算回路の加算出力値の相対応する対ごと
   に、それぞれ対応する前記選択制御信号を参照し
   て、それぞれにおいていずれか一方の加算出力値
   を選択して出力する所定数の第１の選択回路と、 前記第１の選択回路より出力される前記加算出
   力値を、相対応する対ごとに比較照合して所定の
   選択制御信号を出力する所定数の第２の比較回路
   と、 前記第１の選択回路より出力される前記加算出
   力値の相対応する対ごとに、それぞれ対応する前
   記第２の比較回路から出力される選択制御信号を
   参照して、それぞれにおいていずれか一方の加算
   出力値を選択して出力する所定数の第２の選択回
   路と、 以下、同様の比較処理および選択処理を繰返し
   て、最終的に2^K-1個の状態節点に対応するメトリ
   ツク値を出力するための、2^K-1個の第ｎの比較回
   路と、2^K-1個の第ｎの選択回路と、 を備えることを特徴とする誤り訂正装置。 ただし、前記第１、第２，……、第ｎの比較回
   路は、総計ｎ・2^K-1個の比較回路により構成さ
   れ、前記第１、第２，……、第ｎの選択回路は、
   総計（2ⁿ−１）・2^K-1個の選択回路により構成さ
   れる。