JP3259297B2 - ビタビ復号装置 - Google Patents
ビタビ復号装置Info
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Television Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は衛生放送等で使用される
ビタビ復号装置に関する。
ビタビ復号装置に関する。
【０００２】
【従来の技術】畳み込み符号を復号する方式の１つとし
て、ビタビ復号方式が知られている。このビタビ復号方
式は畳み込み符号に対する最尤復号方式であり、送信側
のエンコーダから生成され得る符号系列のなかから、受
信された符号系列に最も近い系列（これを最尤パスとい
う）を選ぶことで誤り訂正を行なう。
て、ビタビ復号方式が知られている。このビタビ復号方
式は畳み込み符号に対する最尤復号方式であり、送信側
のエンコーダから生成され得る符号系列のなかから、受
信された符号系列に最も近い系列（これを最尤パスとい
う）を選ぶことで誤り訂正を行なう。
【０００３】この最尤パスの選択方法は全てのパスを比
較して確かめるのではなく、送信側で生成され得る全て
の符号列と受信符号列とのハミング距離を求め、このハ
ミング距離の累積値が最も小さいもの（すなわち、尤度
が最も高いもの）を選んで、それ以降は復号に必要なパ
ス（生き残りパス）だけを調べていくことを基本にして
おり、パスの長さを十分に長くとると、生き残りパスの
先（根元）は合流して同じ値になり、どの生き残りパス
であっても、遡れば、同じ値を復号していることにな
る。
較して確かめるのではなく、送信側で生成され得る全て
の符号列と受信符号列とのハミング距離を求め、このハ
ミング距離の累積値が最も小さいもの（すなわち、尤度
が最も高いもの）を選んで、それ以降は復号に必要なパ
ス（生き残りパス）だけを調べていくことを基本にして
おり、パスの長さを十分に長くとると、生き残りパスの
先（根元）は合流して同じ値になり、どの生き残りパス
であっても、遡れば、同じ値を復号していることにな
る。
【０００４】したがって、復号誤り率が高くならない程
度のパス長を調べ、その長さ分だけ遡った時点のデータ
を復号語とすることで、正しい復号語を再生することが
できる。
度のパス長を調べ、その長さ分だけ遡った時点のデータ
を復号語とすることで、正しい復号語を再生することが
できる。
【０００５】図６はこのようなビタビ復号方式を用いた
ビタビ復号装置の一例を示すブロック図である。
ビタビ復号装置の一例を示すブロック図である。
【０００６】この図に示すビタビ復号装置はブランチメ
トリック計算回路１０１と、ＡＣＳ回路１０２と、正規
化回路１０３と、ステートメトリック記憶回路１０４
と、パスメモリ回路１０５と、最尤復号判定回路１０６
とを備えており、送信側から出力されたデータ（入力デ
ータ）が入力されたとき、送信側のエンコーダから生成
され得る符号系列のなかから、受信された符号系列に最
も近い系列（これを最尤パスという）を選んで、この選
択内容に基づいて復号データを生成する。
トリック計算回路１０１と、ＡＣＳ回路１０２と、正規
化回路１０３と、ステートメトリック記憶回路１０４
と、パスメモリ回路１０５と、最尤復号判定回路１０６
とを備えており、送信側から出力されたデータ（入力デ
ータ）が入力されたとき、送信側のエンコーダから生成
され得る符号系列のなかから、受信された符号系列に最
も近い系列（これを最尤パスという）を選んで、この選
択内容に基づいて復号データを生成する。
【０００７】ブランチメトリック計算回路１０１は入力
データが入力されたとき、この入力データのブランチメ
トリックを計算してこの計算結果（ブランチメトリッ
ク）をＡＣＳ回路１０２に供給する。
データが入力されたとき、この入力データのブランチメ
トリックを計算してこの計算結果（ブランチメトリッ
ク）をＡＣＳ回路１０２に供給する。
【０００８】ＡＣＳ回路１０２は前記ブランチメトリッ
ク計算回路１０１から供給されるブランチメトリック
と、前記ステートメトリック記憶回路１０４から供給さ
れるステートメトリック（累積和）とに基づいて、ある
状態に合流する２本のそれぞれのパスに対し、受信符号
とパスとのハミング距離（ブランチメトリック）と、そ
れまでのブランチメトリックの累積和（ステートメトリ
ック）を加算して比較し、この比較結果に基づいて尤度
の高いものを選択し、この選択内容をパスメモリ回路１
０５に供給するとともに、新たに得られた累積和（ステ
ートメトリック）を正規化回路１０３に供給する。
ク計算回路１０１から供給されるブランチメトリック
と、前記ステートメトリック記憶回路１０４から供給さ
れるステートメトリック（累積和）とに基づいて、ある
状態に合流する２本のそれぞれのパスに対し、受信符号
とパスとのハミング距離（ブランチメトリック）と、そ
れまでのブランチメトリックの累積和（ステートメトリ
ック）を加算して比較し、この比較結果に基づいて尤度
の高いものを選択し、この選択内容をパスメモリ回路１
０５に供給するとともに、新たに得られた累積和（ステ
ートメトリック）を正規化回路１０３に供給する。
【０００９】この場合、拘束長が“３”のとき、各タイ
ムスロット毎に図７の遷移ダイアグラムに示す如くある
状態に合流する２本のそれぞれのパスに対し、受信符号
とパスとのハミング距離（ブランチメトリック）と、そ
れまでのブランチメトリックの累積和（ステートメトリ
ック）とが加算されて比較され、この比較結果に基づい
て尤度の高いものが選択される。
ムスロット毎に図７の遷移ダイアグラムに示す如くある
状態に合流する２本のそれぞれのパスに対し、受信符号
とパスとのハミング距離（ブランチメトリック）と、そ
れまでのブランチメトリックの累積和（ステートメトリ
ック）とが加算されて比較され、この比較結果に基づい
て尤度の高いものが選択される。
【００１０】正規化回路１０３は前記ＡＣＳ回路１０２
から出力されるステートメトリックを正規化して予め設
定されている範囲内の値にし、これをステートメトリッ
ク記憶回路１０４に供給する。
から出力されるステートメトリックを正規化して予め設
定されている範囲内の値にし、これをステートメトリッ
ク記憶回路１０４に供給する。
【００１１】ステートメトリック記憶回路１０４は前記
正規化回路１０３から供給される正規化されたステート
メトリックを記憶し、これを前記ＡＣＳ回路１０２に戻
す。
正規化回路１０３から供給される正規化されたステート
メトリックを記憶し、これを前記ＡＣＳ回路１０２に戻
す。
【００１２】また、パスメモリ回路１０５は図８に示す
如く格子状に配置される複数のパスメモリセル１１０11
〜１１０4nを備えており、前記ＡＣＳ回路１０２から出
力される選択信号ＰＳ1〜ＰＳ4に基づいて各パスメモリ
セル１１０11〜１１０4nのセレクト回路１１１が入力デ
ータを選択し、クロック信号ＣＬＫに同期してＤ型フリ
ップフロップ１１２で一時記憶することにより、図９に
示す如く前記ＡＣＳ回路１０２から出力される選択内容
を記憶してこの選択内容を最尤復号判定回路１０６に供
給する。
如く格子状に配置される複数のパスメモリセル１１０11
〜１１０4nを備えており、前記ＡＣＳ回路１０２から出
力される選択信号ＰＳ1〜ＰＳ4に基づいて各パスメモリ
セル１１０11〜１１０4nのセレクト回路１１１が入力デ
ータを選択し、クロック信号ＣＬＫに同期してＤ型フリ
ップフロップ１１２で一時記憶することにより、図９に
示す如く前記ＡＣＳ回路１０２から出力される選択内容
を記憶してこの選択内容を最尤復号判定回路１０６に供
給する。
【００１３】最尤復号判定回路１０６は前記パスメモリ
回路１０５に記憶されている選択内容に基づいて図１０
に示す如く最尤のパスを判定して復号データを生成し、
これを出力する。
回路１０５に記憶されている選択内容に基づいて図１０
に示す如く最尤のパスを判定して復号データを生成し、
これを出力する。
【００１４】
【発明が解決しようとする課題】ところで、このような
ビタビ復号装置においては、前復号過程のステートメト
リックの値を現復号過程で加算するために、ステートメ
トリック記憶回路１０４からＡＣＳ回路１０２内に設け
られた加算器（図示は省略する）までがループ状につな
がっている。
ビタビ復号装置においては、前復号過程のステートメト
リックの値を現復号過程で加算するために、ステートメ
トリック記憶回路１０４からＡＣＳ回路１０２内に設け
られた加算器（図示は省略する）までがループ状につな
がっている。
【００１５】そして、ループ内の演算は情報速度内で行
われる必要があるため、情報速度を上げるために、ルー
プ部分で要する時間の上限を小さくすることが必要であ
る。
われる必要があるため、情報速度を上げるために、ルー
プ部分で要する時間の上限を小さくすることが必要であ
る。
【００１６】この場合、このループの中でも、動作速度
に最も大きい影響力を持つのが、ある状態に合流する２
本のそれぞれのパスに対し、受信符号とパスとのハミン
グ距離（ブランチメトリック）と、それまでのブランチ
メトリックの累積和（ステートメトリック）を加算して
比較し、尤度の高いものを選択するＡＣＳ回路１０２で
ある。
に最も大きい影響力を持つのが、ある状態に合流する２
本のそれぞれのパスに対し、受信符号とパスとのハミン
グ距離（ブランチメトリック）と、それまでのブランチ
メトリックの累積和（ステートメトリック）を加算して
比較し、尤度の高いものを選択するＡＣＳ回路１０２で
ある。
【００１７】しかしながら、このようなビタビ復号装置
で用いられる従来のＡＣＳ回路１０２は、図７に示す如
く１タイムスロット毎にパスの遷移情報に当たるパス選
択信号を出力するとき、演算時間として次式に示す時間
ＴTを必要とする。
で用いられる従来のＡＣＳ回路１０２は、図７に示す如
く１タイムスロット毎にパスの遷移情報に当たるパス選
択信号を出力するとき、演算時間として次式に示す時間
ＴTを必要とする。
【００１８】
【数１】
【００１９】また、このとき、情報速度が上がることに
よってクロックの同期の正確さが厳しく要求される。
よってクロックの同期の正確さが厳しく要求される。
【００２０】このため、従来の回路構成のままで情報速
度を上げれば、回路動作上、遷移時刻がずれるなどの問
題が起こり易く、またクロックの制御も困難になってし
まうという問題がある。
度を上げれば、回路動作上、遷移時刻がずれるなどの問
題が起こり易く、またクロックの制御も困難になってし
まうという問題がある。
【００２１】また、従来の構成では、動作速度の上限は
１タイムスロットのループの演算速度によって決定され
てしまい、拘束長“７”で符号化率“７／８”であると
すると、現在の技術レベルでは、２５Ｍｂｐｓが限界に
なってしまう。
１タイムスロットのループの演算速度によって決定され
てしまい、拘束長“７”で符号化率“７／８”であると
すると、現在の技術レベルでは、２５Ｍｂｐｓが限界に
なってしまう。
【００２２】このため、ハイビジョン放送等において使
用される畳み込み符号を復号するときのように、３０Ｍ
ｂｐｓ以上の情報量を処理することができないという問
題があった。
用される畳み込み符号を復号するときのように、３０Ｍ
ｂｐｓ以上の情報量を処理することができないという問
題があった。
【００２３】本発明は上記の事情に鑑み、ハイビジョン
放送等において使用される３０Ｍｂｐｓ以上の情報量を
持つ畳み込み符号を復号することができるビタビ復号装
置を提供することを目的としている。
放送等において使用される３０Ｍｂｐｓ以上の情報量を
持つ畳み込み符号を復号することができるビタビ復号装
置を提供することを目的としている。
【００２４】
【課題を解決するための手段】上記の目的を達成するた
めに本発明によるビタビ復号装置は、複数タイムスロッ
ト分を一括して計算するＡＣＳ回路を用いたビタビ復号
装置において、複数タイムスロット単位で格子状に配置
された複数のパスメモリセルを有するパスメモリ回路を
備え、前記ＡＣＳ回路によって出力される複数タイムス
ロット毎のパス選択信号に基づいた遷移ダイヤグラムに
したがい、複数タイムスロット分のパス復号語を前記パ
スメモリ回路の各パスメモリセルに記憶するとともに、
複数タイムスロット単位で前記各パスメモリセルのパス
復号語を遷移させることを特徴としている。
めに本発明によるビタビ復号装置は、複数タイムスロッ
ト分を一括して計算するＡＣＳ回路を用いたビタビ復号
装置において、複数タイムスロット単位で格子状に配置
された複数のパスメモリセルを有するパスメモリ回路を
備え、前記ＡＣＳ回路によって出力される複数タイムス
ロット毎のパス選択信号に基づいた遷移ダイヤグラムに
したがい、複数タイムスロット分のパス復号語を前記パ
スメモリ回路の各パスメモリセルに記憶するとともに、
複数タイムスロット単位で前記各パスメモリセルのパス
復号語を遷移させることを特徴としている。
【００２５】
【作用】上記の構成において、複数タイムスロット毎の
遷移ダイヤグラムにしたがい、複数タイムスロット分を
一括して計算するＡＣＳ回路からのパス選択信号に基づ
いて複数タイムスロット単位で格子状に配置されている
各パスメモリセルを動作させて複数タイムスロット単位
でパス復号語を遷移させることにより、段落００４６に
記載したようにハイビジョン放送等において使用される
３０Ｍｂｐｓ以上の情報量を持つ畳み込み符号を復号す
る。
遷移ダイヤグラムにしたがい、複数タイムスロット分を
一括して計算するＡＣＳ回路からのパス選択信号に基づ
いて複数タイムスロット単位で格子状に配置されている
各パスメモリセルを動作させて複数タイムスロット単位
でパス復号語を遷移させることにより、段落００４６に
記載したようにハイビジョン放送等において使用される
３０Ｍｂｐｓ以上の情報量を持つ畳み込み符号を復号す
る。
【００２６】
【実施例】まず、本発明の詳細な説明に先だって、図３
〜図５を参照しながら本発明の基本原理を説明する。
〜図５を参照しながら本発明の基本原理を説明する。
【００２７】今、入力データの拘束長が“３”であると
仮定すると、従来の方法では、図７に示す如く各タイム
スロット毎に各状態節点に合流するパスと、受信符号と
の距離が最小になるパスを選択する演算を行なうが、本
発明では図３に示す如く２タイムスロット毎に各状態節
点に合流するパスと、受信符号との距離が最小になるパ
スを選択する演算を行なうことにより、各タイムスロッ
ト毎に必要だったステートメトリックとブランチメトリ
ックとの加算処理時間、各加算結果の比較処理時間、各
パスの選択処理時間を２タイムスロットに１回の割合に
し、２タイムスロット分の処理時間を次式に値にする。
仮定すると、従来の方法では、図７に示す如く各タイム
スロット毎に各状態節点に合流するパスと、受信符号と
の距離が最小になるパスを選択する演算を行なうが、本
発明では図３に示す如く２タイムスロット毎に各状態節
点に合流するパスと、受信符号との距離が最小になるパ
スを選択する演算を行なうことにより、各タイムスロッ
ト毎に必要だったステートメトリックとブランチメトリ
ックとの加算処理時間、各加算結果の比較処理時間、各
パスの選択処理時間を２タイムスロットに１回の割合に
し、２タイムスロット分の処理時間を次式に値にする。
【００２８】
【数２】
【００２９】このようにしても、図４に示す如く状態は
４状態から４状態の遷移に変わり無く、また中央の状態
がなくなっても、必要となる情報は選ばれたパスの復号
語の値と、その遷移情報だけであるので、２タイムスロ
ットおきにＡＣＳ計算を行なってもパスメモリの復号デ
ータを２ビット単位で２タイムスロット用の遷移図にし
たがって遷移させれば、従来の１タイムスロット毎の計
算と全く同じ結果を得ることができ、これによって図５
に示す如く従来のものと全く同じ復号語を得ることがで
きる。
４状態から４状態の遷移に変わり無く、また中央の状態
がなくなっても、必要となる情報は選ばれたパスの復号
語の値と、その遷移情報だけであるので、２タイムスロ
ットおきにＡＣＳ計算を行なってもパスメモリの復号デ
ータを２ビット単位で２タイムスロット用の遷移図にし
たがって遷移させれば、従来の１タイムスロット毎の計
算と全く同じ結果を得ることができ、これによって図５
に示す如く従来のものと全く同じ復号語を得ることがで
きる。
【００３０】そして、前記（２）式で示される加算時間
ＴA'、比較時間ＴC'、選択時間ＴS'は次式に示す如く従
来の方式において各タイムスロット毎に必要な加算時間
ＴA、比較時間ＴC、選択時間ＴSと各々、ほぼ同じ値に
なる。
ＴA'、比較時間ＴC'、選択時間ＴS'は次式に示す如く従
来の方式において各タイムスロット毎に必要な加算時間
ＴA、比較時間ＴC、選択時間ＴSと各々、ほぼ同じ値に
なる。
【００３１】
【数３】
【００３２】したがって、従来の方式では、図７に示す
如く２タイムスロット分の処理を行なうのに“２ＴT”
時間、必要なのに対して本発明では、従来のほぼ半分の
時間“ＴT'”（但し、ＴT'≒ＴT）で２タイムスロット
分の処理を行なうことができる。
如く２タイムスロット分の処理を行なうのに“２ＴT”
時間、必要なのに対して本発明では、従来のほぼ半分の
時間“ＴT'”（但し、ＴT'≒ＴT）で２タイムスロット
分の処理を行なうことができる。
【００３３】そして、これに応じて本発明では、パスメ
モリ回路の構成を変更して２スロット単位でパス選択情
報を記憶することで、高速時でも安定した復号を可能に
している。
モリ回路の構成を変更して２スロット単位でパス選択情
報を記憶することで、高速時でも安定した復号を可能に
している。
【００３４】図１は上述した基本原理を用いた本発明に
よるビタビ復号装置の一実施例を示すブロック図であ
る。
よるビタビ復号装置の一実施例を示すブロック図であ
る。
【００３５】この図に示すビタビ復号装置はスワップ・
インバータ回路１と、パンクチャド処理回路２と、ブラ
ンチメトリック計算回路３と、ＡＣＳ・ＳＭ正規化回路
４と、正規化指令回路５と、ステートメトリック記憶回
路６と、パスメモリ回路７と、最尤復号判定回路８と、
差動復号回路９と、同期判定制御回路１０とを備えてお
り、送信側からのデータ（入力データ）が入力されたと
き、送信側のエンコーダから生成され得る符号系列のな
かから、受信された符号系列に最も近い系列を選んで、
この選択内容に基づいて復号データを生成する。
インバータ回路１と、パンクチャド処理回路２と、ブラ
ンチメトリック計算回路３と、ＡＣＳ・ＳＭ正規化回路
４と、正規化指令回路５と、ステートメトリック記憶回
路６と、パスメモリ回路７と、最尤復号判定回路８と、
差動復号回路９と、同期判定制御回路１０とを備えてお
り、送信側からのデータ（入力データ）が入力されたと
き、送信側のエンコーダから生成され得る符号系列のな
かから、受信された符号系列に最も近い系列を選んで、
この選択内容に基づいて復号データを生成する。
【００３６】スワップ・インバータ回路１は前記同期判
定制御回路１０からの制御指令に基づいて入力データを
取り込むとともに、この入力データにスワップ処理やイ
ンバータ処理を行なった後、処理済みの入力データをパ
ンクチャド処理回路２に供給する。
定制御回路１０からの制御指令に基づいて入力データを
取り込むとともに、この入力データにスワップ処理やイ
ンバータ処理を行なった後、処理済みの入力データをパ
ンクチャド処理回路２に供給する。
【００３７】パンクチャド処理回路２は前記同期判定制
御回路１０からの制御指令に基づいて前記スワップ・イ
ンバータ回路１から出力される入力データを取り込むと
ともに、これらの入力データにパンクチャド処理を行な
った後、処理済みの入力データをブランチメトリック計
算回路３に供給する。ブランチメトリック計算回路３は
前記パンクチャド処理回路２から出力される入力データ
を取り込むとともに、この入力データのブランチメトリ
ックを計算してこの計算結果（ブランチメトリック）を
ＡＣＳ・ＳＭ正規化回路４に供給する。
御回路１０からの制御指令に基づいて前記スワップ・イ
ンバータ回路１から出力される入力データを取り込むと
ともに、これらの入力データにパンクチャド処理を行な
った後、処理済みの入力データをブランチメトリック計
算回路３に供給する。ブランチメトリック計算回路３は
前記パンクチャド処理回路２から出力される入力データ
を取り込むとともに、この入力データのブランチメトリ
ックを計算してこの計算結果（ブランチメトリック）を
ＡＣＳ・ＳＭ正規化回路４に供給する。
【００３８】ＡＣＳ・ＳＭ正規化回路４は４個の単位処
理回路１１1〜１１4を備えており、前記ブランチメトリ
ック計算回路３から供給されるブランチメトリックと、
前記ステートメトリック記憶回路６から供給されるステ
ートメトリック（累積和）とに基づいて、ある状態に合
流する４本のそれぞれのパスに対し、受信符号とパスと
のハミング距離（ブランチメトリック）と、それまでの
ブランチメトリックの累積和（ステートメトリック）と
を加算して比較し、この比較結果に基づいて尤度の高い
ものを選択してこの選択内容（選択信号ＰＳ’１〜Ｐ
Ｓ’４）をパスメモリ回路７に供給するとともに、正規
化指令回路５からの正規化指令信号が出力されていない
ときには、新たに得られた累積和（ステートメトリッ
ク）をそのまま正規化指令回路５と、ステートメトリッ
ク記憶回路６とに供給し、また正規化指令回路５からの
正規化指令信号が出力されているときには、新たに得ら
れたステートメトリックを正規化して予め設定されてい
る範囲内の値にし、これを正規化指令回路５と、ステー
トメトリック記憶回路６とに供給する。
理回路１１1〜１１4を備えており、前記ブランチメトリ
ック計算回路３から供給されるブランチメトリックと、
前記ステートメトリック記憶回路６から供給されるステ
ートメトリック（累積和）とに基づいて、ある状態に合
流する４本のそれぞれのパスに対し、受信符号とパスと
のハミング距離（ブランチメトリック）と、それまでの
ブランチメトリックの累積和（ステートメトリック）と
を加算して比較し、この比較結果に基づいて尤度の高い
ものを選択してこの選択内容（選択信号ＰＳ’１〜Ｐ
Ｓ’４）をパスメモリ回路７に供給するとともに、正規
化指令回路５からの正規化指令信号が出力されていない
ときには、新たに得られた累積和（ステートメトリッ
ク）をそのまま正規化指令回路５と、ステートメトリッ
ク記憶回路６とに供給し、また正規化指令回路５からの
正規化指令信号が出力されているときには、新たに得ら
れたステートメトリックを正規化して予め設定されてい
る範囲内の値にし、これを正規化指令回路５と、ステー
トメトリック記憶回路６とに供給する。
【００３９】正規化指令回路５は前記ＡＣＳ・ＳＭ正規
化回路４から出力される新たなステートメトリックのい
ずれかのＭＳＢが“１”であるとき、所定タイムスロッ
ト後に、正規化指令を生成してこれをＡＣＳ・ＳＭ正規
化回路４に供給する。
化回路４から出力される新たなステートメトリックのい
ずれかのＭＳＢが“１”であるとき、所定タイムスロッ
ト後に、正規化指令を生成してこれをＡＣＳ・ＳＭ正規
化回路４に供給する。
【００４０】また、ステートメトリック記憶回路６は前
記ＡＣＳ・ＳＭ正規化回路４から供給されるステートメ
トリックを記憶するとともに、記憶している各ステート
メトリックを前記ＡＣＳ・ＳＭ正規化回路４に戻す。
記ＡＣＳ・ＳＭ正規化回路４から供給されるステートメ
トリックを記憶するとともに、記憶している各ステート
メトリックを前記ＡＣＳ・ＳＭ正規化回路４に戻す。
【００４１】また、パスメモリ回路７は図２に示す如く
２タイムスロット単位で格子状に配置され、図３に示す
ようなダイヤグラムにしたがって接続される複数のパス
メモリセル１１１１〜１１４ｎを備えており、前記ＡＣ
Ｓ・ＳＭ正規化回路４から出力される選択信号ＰＳ’１
〜ＰＳ’４に基づいて前段の復号語を選択してこれを順
次、一時記憶して最尤復号判定回路８に供給する。
２タイムスロット単位で格子状に配置され、図３に示す
ようなダイヤグラムにしたがって接続される複数のパス
メモリセル１１１１〜１１４ｎを備えており、前記ＡＣ
Ｓ・ＳＭ正規化回路４から出力される選択信号ＰＳ’１
〜ＰＳ’４に基づいて前段の復号語を選択してこれを順
次、一時記憶して最尤復号判定回路８に供給する。
【００４２】各パスメモリセル１１１１〜１１４ｎは各
々前記ＡＣＳ・ＳＭ正規化回路４から出力される選択信
号ＰＳ’１〜ＰＳ’４に基づいて前段から供給される４
つの復号語の１つを選択するセレクタ回路１２と、クロ
ック信号ＣＬＫ’が供給される毎に前記セレクタ回路１
２から出力される２ビットの復号語を取り込んで記憶す
る２ビットのＤ型フリップフロップ１３とを備えてお
り、各々前記ＡＣＳ・ＳＭ正規化回路４から２タイムス
ロット毎に出力される選択信号ＰＳ’１〜ＰＳ’４に基
づいて前段のパスメモリセルから出力される復号語を選
択してこれを一時記憶して次段のパスメモリセルに供給
しながら２タイムスロット単位で復号語を生成し、最終
的に得られる復号語を最尤復号判定回路８に供給する。
々前記ＡＣＳ・ＳＭ正規化回路４から出力される選択信
号ＰＳ’１〜ＰＳ’４に基づいて前段から供給される４
つの復号語の１つを選択するセレクタ回路１２と、クロ
ック信号ＣＬＫ’が供給される毎に前記セレクタ回路１
２から出力される２ビットの復号語を取り込んで記憶す
る２ビットのＤ型フリップフロップ１３とを備えてお
り、各々前記ＡＣＳ・ＳＭ正規化回路４から２タイムス
ロット毎に出力される選択信号ＰＳ’１〜ＰＳ’４に基
づいて前段のパスメモリセルから出力される復号語を選
択してこれを一時記憶して次段のパスメモリセルに供給
しながら２タイムスロット単位で復号語を生成し、最終
的に得られる復号語を最尤復号判定回路８に供給する。
【００４３】最尤復号判定回路８は前記パスメモリ回路
７に記憶されている選択内容に基づいて最尤のパスを判
定して復号データを生成し、これを差動復号回路９に供
給する。
７に記憶されている選択内容に基づいて最尤のパスを判
定して復号データを生成し、これを差動復号回路９に供
給する。
【００４４】差動復号回路９は前記最尤復号判定回路８
から出力される復号データを取り込むとともに、この復
号データに差動復号化処理を行なって復号データを生成
し、これを次段回路に出力するとともに、前記同期判定
制御回路１０に供給する。
から出力される復号データを取り込むとともに、この復
号データに差動復号化処理を行なって復号データを生成
し、これを次段回路に出力するとともに、前記同期判定
制御回路１０に供給する。
【００４５】同期判定制御回路１０は前記差動復号回路
９から出力される復号データに基づいて同期を判定して
この判定内容に基づいて前記スワップ・インバータ回路
１と、パンクチャド処理回路２とを制御してこれらの同
期を制御する。
９から出力される復号データに基づいて同期を判定して
この判定内容に基づいて前記スワップ・インバータ回路
１と、パンクチャド処理回路２とを制御してこれらの同
期を制御する。
【００４６】このようにこの実施例においては、２タイ
ムスロット単位でＡＣＳ計算を行なうとともに、２タイ
ムスロット単位でパスメモリ回路７を動作させるように
しているので、１タイムスロット毎に動作させるときに
比べて、ＡＣＳ計算やパスメモリ処理等に要する時間を
約半分にすることができ、ハイビジョン放送等において
使用される３０Ｍｂｐｓ以上の情報量を持つ畳み込み符
号を復号することができる。
ムスロット単位でＡＣＳ計算を行なうとともに、２タイ
ムスロット単位でパスメモリ回路７を動作させるように
しているので、１タイムスロット毎に動作させるときに
比べて、ＡＣＳ計算やパスメモリ処理等に要する時間を
約半分にすることができ、ハイビジョン放送等において
使用される３０Ｍｂｐｓ以上の情報量を持つ畳み込み符
号を復号することができる。
【００４７】また、上述した実施例においては、入力デ
ータの拘束長が“３”のとき、２タイムスロット単位で
状態を遷移させるようにしているが、ｎタイムスロット
単位で状態を遷移させて、ｎビット単位で復号語を遷移
させるようにしても良い。
ータの拘束長が“３”のとき、２タイムスロット単位で
状態を遷移させるようにしているが、ｎタイムスロット
単位で状態を遷移させて、ｎビット単位で復号語を遷移
させるようにしても良い。
【００４８】この場合、拘束長がＫのとき、Ｋ−１タイ
ムスロットまでの一括演算が可能であり、ある１つの状
態に対しＫ−１タイムスロット前の２Ｋ−１個の状態か
らの遷移を計算すれば良いことから、２Ｋ−１個の中か
ら最尤のものを１つ選ぶことにより、演算時間を短縮す
ることができる。
ムスロットまでの一括演算が可能であり、ある１つの状
態に対しＫ−１タイムスロット前の２Ｋ−１個の状態か
らの遷移を計算すれば良いことから、２Ｋ−１個の中か
ら最尤のものを１つ選ぶことにより、演算時間を短縮す
ることができる。
【００４９】
【発明の効果】以上説明したように本発明によれば、ハ
イビジョン放送等において使用される３０Ｍｂｐｓ以上
の情報量を持つ畳み込み符号を復号することができる。
イビジョン放送等において使用される３０Ｍｂｐｓ以上
の情報量を持つ畳み込み符号を復号することができる。
【図面の簡単な説明】
【図１】本発明によるビタビ復号装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１に示すパスメモリ回路の詳細な構成例を示
すブロック図である。
すブロック図である。
【図３】本発明によるビタビ復号装置の基本動作原理を
示す遷移ダイアグラムである。
示す遷移ダイアグラムである。
【図４】本発明によるビタビ復号装置の基本動作原理を
示す模式図である。
示す模式図である。
【図５】本発明によるビタビ復号装置の基本動作原理を
示す模式図である。
示す模式図である。
【図６】従来から知られているビタビ復号装置の一例を
示すブロック図である。
示すブロック図である。
【図７】図６に示すＡＣＳ回路の動作例を示す遷移ダイ
アフラムである。
アフラムである。
【図８】図６に示すパスメモリ回路の一例を示すブロッ
ク図である。
ク図である。
【図９】図６に示すＡＣＳ回路の動作例を示す模式図で
ある。
ある。
【図１０】図６に示すビタビ復号装置で復号される復号
データの一例を示す模式図である。
データの一例を示す模式図である。
１ スワップ・インバータ回路 ２ パンクチャド処理回路 ３ ブランチメトリック計算回路 ４ ＡＣＳ・ＳＭ正規化回路 ５ 正規化指令回路 ６ ステートメトリック記憶回路 ７ パスメモリ回路 ８ 最尤復号判定回路 ９ 差動復号回路 １０ 同期判定制御回路 １１１１〜１１４ｎ パスメモリセル １２ セレクタ回路 １３ Ｄ型フリップフロップ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 H04L 1/00
Claims (1)
- 【請求項１】 複数タイムスロット分を一括して計算す
るＡＣＳ回路を用いたビタビ復号装置において、 複数タイムスロット単位で格子状に配置された複数のパ
スメモリセルを有するパスメモリ回路を備え、 前記ＡＣＳ回路によって出力される複数タイムスロット
毎の パス選択信号に基づいた遷移ダイヤグラムにしたが
い、複数タイムスロット分のパス復号語を前記パスメモリ回
路の各パスメモリセルに記憶するとともに、 複数タイム
スロット単位で前記各パスメモリセルのパス復号語を遷
移させることを特徴とするビタビ復号装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32666591A JP3259297B2 (ja) | 1991-11-15 | 1991-11-15 | ビタビ復号装置 |
| US07/972,924 US5410555A (en) | 1991-11-15 | 1992-11-06 | Viterbi decoding apparatus |
| EP92310266A EP0543554B1 (en) | 1991-11-15 | 1992-11-10 | Viterbi decoder with blockwise shift operations in the path memory |
| DE69226154T DE69226154T2 (de) | 1991-11-15 | 1992-11-10 | Viterbi Dekodierer mit blockweisen Verschiebungsoperationen im Pfadspeicher |
| KR1019920021286A KR100309517B1 (ko) | 1991-11-15 | 1992-11-13 | 비타비복호장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32666591A JP3259297B2 (ja) | 1991-11-15 | 1991-11-15 | ビタビ復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136700A JPH05136700A (ja) | 1993-06-01 |
| JP3259297B2 true JP3259297B2 (ja) | 2002-02-25 |
Family
ID=18190301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32666591A Expired - Lifetime JP3259297B2 (ja) | 1991-11-15 | 1991-11-15 | ビタビ復号装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5410555A (ja) |
| EP (1) | EP0543554B1 (ja) |
| JP (1) | JP3259297B2 (ja) |
| KR (1) | KR100309517B1 (ja) |
| DE (1) | DE69226154T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147546A (ja) * | 1993-11-22 | 1995-06-06 | Nec Corp | ビタビ復号器 |
| EP0677967A3 (en) * | 1994-04-12 | 1997-07-23 | Gold Star Co | Viterbi decoder for high-definition television. |
| GB2309867A (en) * | 1996-01-30 | 1997-08-06 | Sony Corp | Reliability data in decoding apparatus |
| US6301314B1 (en) * | 1996-10-24 | 2001-10-09 | Sony Corporation | Viterbi decoding apparatus and viterbi decoding method |
| JP3322155B2 (ja) * | 1997-03-05 | 2002-09-09 | 日本電気株式会社 | データ再生装置 |
| JP3266182B2 (ja) * | 1997-06-10 | 2002-03-18 | 日本電気株式会社 | ビタビ復号器 |
| KR100282966B1 (ko) * | 1998-12-31 | 2001-03-02 | 윤종용 | 복호장치에서 엠엘상태 선택장치 및 방법 |
| DE60008388T2 (de) * | 1999-08-31 | 2004-07-15 | Broadcom Corp., Irvine | Speicher ausführung von register-exchange traceback für gigabit ethernet sender-empfänger |
| KR100680270B1 (ko) * | 2000-01-27 | 2007-02-07 | 엠텍비젼 주식회사 | 최대 사후 확률 방식을 이용한 터보 복호기 및 그 복호기에서의 복호 방법 |
| US7185268B2 (en) | 2003-02-28 | 2007-02-27 | Maher Amer | Memory system and method for use in trellis-based decoding |
| US7779339B2 (en) * | 2004-05-14 | 2010-08-17 | Panasonic Corporation | ACS circuit |
| DE102004038754A1 (de) * | 2004-08-09 | 2006-02-23 | Micronas Gmbh | Decoder und Verfahren zum Durchführen eines Viterbi-Algorithmus |
| JP4729938B2 (ja) * | 2005-02-16 | 2011-07-20 | 日本電気株式会社 | ビタビ復号器及びそれを用いる移動体通信装置、基地局装置、移動体通信端末 |
| JP5586504B2 (ja) * | 2011-02-28 | 2014-09-10 | 三菱電機株式会社 | 復号装置 |
| CN111614363B (zh) * | 2019-02-26 | 2023-03-24 | 扬智科技股份有限公司 | 维特比算法的改进方法和接收装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160349A (ja) * | 1983-03-03 | 1984-09-11 | Fujitsu Ltd | Ａｃｓ回路 |
| US4520490A (en) * | 1983-08-05 | 1985-05-28 | At&T Information Systems Inc. | Differentially nonlinear convolutional channel coding with expanded set of signalling alphabets |
| JPS6081925A (ja) * | 1983-10-12 | 1985-05-10 | Nec Corp | 誤り訂正装置 |
| US4730322A (en) * | 1985-09-27 | 1988-03-08 | California Institute Of Technology | Method and apparatus for implementing a maximum-likelihood decoder in a hypercube network |
| JPS63178626A (ja) * | 1987-01-20 | 1988-07-22 | Fujitsu Ltd | ビタビ復号器 |
| US5117427A (en) * | 1988-03-03 | 1992-05-26 | Mitsubishi Denki Kabushiki Kaisha | Communication system with concatenated coding error correction |
| JPH01291527A (ja) * | 1988-05-19 | 1989-11-24 | Fujitsu Ltd | ビタビ復号器 |
| US5295142A (en) * | 1989-07-18 | 1994-03-15 | Sony Corporation | Viterbi decoder |
| JPH1089878A (ja) * | 1996-09-10 | 1998-04-10 | Mitsubishi Electric Corp | 全熱交換器及びその端面硬化処理方法 |
-
1991
- 1991-11-15 JP JP32666591A patent/JP3259297B2/ja not_active Expired - Lifetime
-
1992
- 1992-11-06 US US07/972,924 patent/US5410555A/en not_active Expired - Lifetime
- 1992-11-10 EP EP92310266A patent/EP0543554B1/en not_active Expired - Lifetime
- 1992-11-10 DE DE69226154T patent/DE69226154T2/de not_active Expired - Fee Related
- 1992-11-13 KR KR1019920021286A patent/KR100309517B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100309517B1 (ko) | 2001-12-15 |
| EP0543554A1 (en) | 1993-05-26 |
| KR930011453A (ko) | 1993-06-24 |
| EP0543554B1 (en) | 1998-07-08 |
| DE69226154D1 (de) | 1998-08-13 |
| JPH05136700A (ja) | 1993-06-01 |
| DE69226154T2 (de) | 1998-10-22 |
| US5410555A (en) | 1995-04-25 |
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