JP3257060B2

JP3257060B2 - ビタビ復号器

Info

Publication number: JP3257060B2
Application number: JP24215992A
Authority: JP
Inventors: 輝雄佐藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-09-10
Filing date: 1992-09-10
Publication date: 2002-02-18
Anticipated expiration: 2017-02-18
Also published as: JPH0697842A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はエラー訂正符号として畳
み込み復号を用いて符号化されかつ伝送されたディジタ
ル信号のエラー訂正を行うビタビ復号器に関する。

【０００２】

【従来の技術】米国、欧州及び日本においては、自動車
電話方式のディジタル化が進められている。この自動車
電話の如き移動体通信では、自動車に搭載される移動局
と基地局との間に高層ビル等が介在することにより、い
わゆるマルチパスの影響を受けて基地局と移動局間の伝
送特性が大幅に劣化するので、伝送エラーの発生は避け
られない問題となっている。

【０００３】このような移動体通信においては、伝送エ
ラーの発生頻度が極めて高いので、強力なエラー訂正機
能が必要とされる。このため、最近のディジタル無線通
信システム、特にディジタル自動車電話においては、エ
ラー訂正符号として畳み込み符号が採用されており、受
信側ではビタビ復号器を用いてエラー訂正を行ってい
る。

【０００４】畳み込み符号を発生する符号器のブロック
構成例を図４に示す。この例においては、拘束長ｋ＝４符号化率ｒ＝１／２となるパラメータ設定の場合を示している。畳み込み符
号器は、４個のシフトレジスタＴ₀，Ｔ₁，Ｔ₂，Ｔ₃
と２個のモジューロ２加算器４１，４２を有し、この加
算器４１，４２の各出力Ｇ₁，Ｇ₂を並列／直列（Ｐ／
Ｓ）変換器４３で多重化して送出する構成となってい
る。

【０００５】図５は、この畳み込み符号器の状態遷移を
表わす格子構造図であり、各状態節点Ｓ₁に対応する３
桁の数字（０００〜１１１）は、各タイムスロットにお
けるシフトレジスタＴ₁，Ｔ₂，Ｔ₃の内部状態を示し
ている。なお、図５では、通常用いられる格子構造図に
変形を加えて、情報入力ビット〈０〉が入力された場合
には実線で示すような遷移が発生し、また情報入力ビッ
ト〈１〉が入力された場合には破線で示すような遷移が
発生することを表している。さらに、あるタイムスロッ
トｔ（ｋ）から次のタイムスロットｔ（ｋ＋１）におい
て、状態遷移する場合に送出されるシンボルは、図６の
（ａ）、（ｂ）、（ｃ）及び（ｄ）のように表され、そ
のいずれかを採るかはどの状態から遷移するかによって
一義的に決定される。

【０００６】次に、ビタビ復号器の従来例のブロック構
成を図７に示す。図７においては、受信データＸ₁，Ｘ
₂はブランチメトリック計算回路７１に入力され、その
遷移に関する尤度の計算が行われる。ここに、ブランチ
メトリックとは、１回の遷移当りについて計算される尤
度である。受信データＸ₁，Ｘ₂の遷移に関する尤度を
量るための計量方法としては、幾つか提案されている
が、ハミング距離を計算する方法が最も一般的である。

【０００７】あるタイムスロットｔ（ｋ）におけるブラ
ンチメトリックは、次式に基づいて計算される。

【数１】ｂ（ｋ，Ｓ_i→Ｓ_n）＝｜Ｘ₁−Ｇ₁｜＋｜Ｘ₂−Ｇ₂｜ここで、Ｇ₁，Ｇ₂は、前述した畳み込み符号器から出
力されるシンボルであって、状態Ｓ_iから状態Ｓ_nに遷
移するパスに対しては、一義的に決定される固有の値を
とる。

【０００８】ブランチメトリック計算回路７１で計算さ
れたブランチメトリックは、ＡＣＳ（ＡｄｄＣｏｍｐ
ａｒｅＳｅｌｅｃｔ）回路７２に供給される。このＡ
ＣＳ回路７２は、加算器と比較器とセレクタとから構成
され、各状態においてブランチメトリックとパスメトリ
ック記憶回路７３に記憶されている１タイムスロット前
のパスメトリックとを加算してその値の小さい方を尤も
らしい生き残りパスとして選択する。ここに、パスメト
リックとは、生き残りパスにおけるブランチメトリック
を合算した値である。

【０００９】最尤パス検出回路７４は、最小のパスメト
リック値を有するパスを検出してそのパスに対応したパ
スメモリ７５の内容を出力する。パスメモリ７５は、情
報ビット列を推定して記憶しておくメモリであり、最尤
パス検出回路７４による更新により、打切り長（通常、
拘束長の３倍から４倍程度に設定される）分だけ遡った
時点の情報ビットを復号データとして出力する。

【００１０】ビタビ復号器を構成する論理ユニットを図
８に示す。この図において、各計量はそれぞれ次のよう
な内容を表すものとする。Ｐ（ｋ−１，Ｓ_i）：タイムスロットｔ（ｋ−１）にお
いて状態節点Ｓ_iに到達した生き残りパスが有するパス
メトリックＰ（ｋ−１，Ｓ_j）：タイムスロットｔ（ｋ−１）にお
いて状態節点Ｓ_jに到達した生き残りパスが有するパス
メトリックｂ（ｋ，Ｓ_i→Ｓ_n）：タイムスロットｔ（ｋ）におい
て状態節点Ｓ_iから状態節点Ｓ_nへの遷移に対応するブ
ランチメトリックｂ（ｋ，Ｓ_j→Ｓ_n）：タイムスロットｔ（ｋ）におい
て状態節点Ｓ_jから状態節点Ｓ_nへの遷移に対応するブ
ランチメトリック

【００１１】Ｘ（ｋ−１，Ｓ_i）：タイムスロットｔ（ｋ−１）にお
いて状態節点Ｓ_iに到達した生き残りパスが有するパス
メモリＸ（ｋ−１，Ｓ_j）：タイムスロットｔ（ｋ−１）にお
いて状態節点Ｓ_jに到達した生き残りパスが有するパス
メモリ〈０〉，〈１〉：タイムスロットｔ（ｋ）において送出
されたと推定される情報ビットＰ（ｋ，Ｓ_n）：タイムスロットｔ（ｋ）において状態
節点Ｓ_nに到達した生き残りパスが有するパスメトリッ
クＸ（ｋ，Ｓ_n）：タイムスロットｔ（ｋ）において状態
節点Ｓ_iに到達した生き残りパスが有するパスメモリ

【００１２】ここで、拘束長をｋとすると、状態数は２
^k-1だけ存在するので、図８に示す論理ユニットの数も
基本的には状態数２^k-1だけ必要となる。また、選択さ
れた生き残りパスの数も、状態数と同じく２^k-1だけ存
在することになる。

【００１３】このビタビ復号器の信号処理の流れを図９
のフローチャートを用いて説明する。

【００１４】先ず受信データＸ₁，Ｘ₂がブランチメト
リック計算回路７１に入力されたときに、このブランチ
メトリック計算回路７１はブランチメトリックの計算を
行い（ステップＳ１）、続いてＮ番目のステートについ
て計算を開始する（ステップＳ２）。

【００１５】次に１タイムスロット前のステート−１の
アドレスを設定し（ステップＳ３）、次にこの設定した
アドレスのパスメトリック記憶回路７３に記憶されたパ
スメトリックを読み込み（ステップＳ４）、このパスメ
トリックをステップＳ１で計算したブランチメトリック
とＡＣＳ回路７２で加算し、この加算出力をレジスタＰ
１に格納する（ステップＳ５）。

【００１６】次にステップＳ６では、１タイムスロット
前のステート−２のアドレスの設定を行い、この設定し
たアドレスのパスメトリック記憶されたパスメトリック
を読み込み（ステップＳ７）、このパスメトリックをス
テップＳ１で計算したブランチメトリックとＡＣＳ回路
７２で加算し、この加算出力をレジスタＰ２に格納する
（ステップＳ８）。

【００１７】次にこのＡＣＳ回路７２で、このレジスタ
Ｐ１及びＰ２の各格納値の比較及びセレクトの動作を行
い（ステップＳ９，Ｓ１０）、そのセレクト値を出力し
（ステップＳ１１）、この値でパスメトリック記憶回路
７３を更新する（ステップＳ１２）と共にパスメモリ７
５を更新する（ステップＳ１３）。

【００１８】上述したステップＳ２からステップＳ１３
までの処理を、状態数２^k-1だけ繰り返す（ステップＳ
１４）。以上の処理が終了した後、最尤パス検出回路７
４によって最小のパスメトリック値を有するパスを検出
し（ステップＳ１５）、さらにパスメトリックの最小値
を各パスメトリック量から減算することにより正規化の
処理を行う（ステップＳ１６）。

【００１９】続いて最尤パス検出回路７４によって最尤
パスのアドレスを設定し（ステップＳ１７）、パスメモ
リ７５の内容を復号データとして出力する（ステップＳ
１８）。

【００２０】

【発明が解決しようとする課題】上述したように、従来
のビタビ復号器では、ハードウェアの規模が拘束長に比
例して指数関数的に増大し、多大のハードウェアが必要
であった。このため、ハードウェアの低減を図るため
に、多重処理技術が採用されるようになった。しかし、
この多重処理だけを行っても、トータルの演算量を低減
できる訳ではないので、演算量そのものを低減すること
は基本的に困難であった。

【００２１】本発明は、斯る点に鑑み演算量そのものを
低減するようにしたビタビ復号器を提供することを目的
とする。

【００２２】

【課題を解決するための手段】本発明ビタビ復号器は、
例えば図１、図２、図３に示す如く、それぞれの生き残
りパスについて尤度を記憶するパスメトリック記憶手段
１３と、このパスメトリック記憶手段１３から読み出さ
れたデータと所定値とを比較するコンパレータ１６と、
このコンパレータ１６の比較結果を保持するパスメトリ
ックフラグ回路１７と、パスメモリ１４に記憶された情
報ビットがゲート回路１８を介して供給され、復号ビッ
トを出力する多数決論理回路とを有し、このパスメトリ
ックフラグ回路１７の出力により、このゲート回路１８
を制御するようにしたものである。

【００２３】本発明ビタビ復号器は例えば図１、図２、
図３に示す如く、上述においてこの多数決論理回路１９
は「０」または「１」のいずれか多い方を復号ビットと
して出力するようにしたものである。

【００２４】本発明ビタビ復号器は例えば図１、図２、
図３に示す如く、上述において、パスメトリックフラグ
回路１７のデータの更新を所定のタイムスロット毎に行
うようにしたものである。

【００２５】本発明ビタビ復号器は例えば図１、図２、
図３に示す如くパスメトリックフラグ回路１７の出力に
よりパスメトリックとブランチメトリックの演算を制御
するようにしたものである。

【００２６】

【作用】本発明によればパスメトリック記憶回路１３に
蓄えられたパスメトリック値をコンパレータ１６に入力
し、所定値以下かそれを越えているかと判定し、その判
定結果をパスメトリックフラグ回路１７に保持し、この
保持されているフラグの内容に応じて、生き残りパス選
択のための演算が必要か否かを判断して必要なときだけ
演算処理を行うので不要な演算を省略できる。

【００２７】また本発明によれば多数決論理回路１９の
入力側に設けたゲート回路１８をこのパスメトリックフ
ラグ回路１７のフラグの内容に応じて制御するので、こ
の演算量を減らすことができる。

【００２８】また本発明によれば多数決論理回路１９に
よって復号ビットを決定する際に尤度の低いパスを除外
できるので誤り率を改善できる。

【００２９】

【実施例】以下、図面を参照して本発明ビタビ復号器の
一実施例につき説明する。図１において、ブランチメト
リック計算回路１１は、受信データＸ₁，Ｘ₂を入力と
し、その１回の遷移当りにつき尤度の計算を行う。この
１回の遷移当りについて計算されるブランチメトリック
は、ＡＣＳ回路１２に入力される。ＡＣＳ回路１２は、
ブランチメトリック計算回路１１で計算されたブランチ
メトリックとパスメトリック記憶回路１３に蓄えられて
いる１タイムスロット前のパスメトリックとに基づい
て、尤もらしい生き残りパスを選択するためのものであ
る。このＡＣＳ回路１２の具体的な構成については、後
で詳細に説明する。

【００３０】パスメモリ１４は、情報ビット列を推定し
て記憶しておくメモリである。正規化回路１５は、パス
メトリック記憶回路１３の規模を低減し、またパスメト
リック計算時におけるオーバーフローを防止するために
設けられている。

【００３１】パスメトリック記憶回路１３に蓄えられて
いるパスメトリック値は、コンパレータ１６において所
定の設定値と比較され、その設定値以下かそれを越えて
いるかの判定が行われる。ここで、パスメトリック値が
例えば８ビット長で保持されている場合でも、コンパレ
ータ１６の語長は必ずしも８ビットとする必要はなく、
例えば上記３ビットの内容を比較するように構成するこ
とも可能である。コンパレータ１６による判定結果は、
パスメトリックフラグ回路１７に各パス当り１ビットの
フラグとして保持される。このフラグは、例えば、パス
メトリック値が設定値以下のとき「１」、大きいとき
「０」に設定される。

【００３２】ＡＣＳ回路１２において、読み込み制御回
路２１は、１タイムスロット前の状態に対応するパスの
パスメトリックをアクセスするアドレスを設定してパス
メトリック記憶回路１３に蓄えられているパスメトリッ
ク値の読み込みを制御する。その読み込みの制御はパス
メトリックフラグ回路１７に保持されているフラグの内
容に応じて行われている。

【００３３】すなわち、読み込み制御回路２１は、パス
メトリック値が設定値よりも大きいとき（フラグ＝
「０」）には、そのパスが生き残る可能性が殆どないこ
とから、パスメトリック記憶回路１３からのパスメトリ
ック値の読み込みを中止し、パスメトリック値が設定値
以下のとき（フラグ＝「１」）にのみパスメトリック値
の読み込みを行う。

【００３４】読み込まれたパスメトリック値は、加算器
２２でブランチメトリック値と加算される。その加算値
はレジスタＰ１，Ｐ２に格納される。また、対応するフ
ラグの内容はレジスタＦ１，Ｆ２にラッチされる。レジ
スタＰ１，Ｐ２に格納された各値は、ゲート回路２３及
びセレクト回路２４に供給される。一方、レジスタＦ
１，Ｆ２にラッチされた各フラグの内容は、アンドゲー
ト回路２５及び制御回路２６に供給される。

【００３５】アンドゲート回路２５は、レジスタＦ１，
Ｆ２にラッチされた各フラグの内容が共に「１」のとき
ゲート回路２３を開いてレジスタＰ１，Ｐ２の各格納値
をコンパレータ回路２７及びセレクト回路２８に供給
し、両値の比較及びセレクトの動作を行わせる。セレク
ト回路２８の出力はセレクト回路２４に供給される。

【００３６】セレクト回路２４は、固定値設定回路２９
にて設定される固定値をも入力とし、各入力値のうちの
１つを、レジスタＦ１，Ｆ２の各ラッチ内容に応じた制
御回路２６による制御によって選択してパスメトリック
の更新値とする。固定値設定回路２９では、パスメトリ
ックフラグ回路１７の更新値が「０」に設定される程度
に十分に大きな固定値を出力する。

【００３７】セレクト回路３０の出力は、それぞれの状
態に対応して選択動作を行うと共にこのセレクト回路３
０に「０」及び「１」を供給し、レジスタＦ１，Ｆ２の
各ラッチ内容に応じた制御回路２６による制御によって
選択して付加し、パスメモリ１４を更新する。

【００３８】またパスメモリ１４の出力信号をゲート回
路１８を介して多数決論理回路１９に供給する。この場
合ゲート回路１８をパスメトリックフラグ回路１７のパ
スメトリックフラグの内容によって制御即ちこのフラグ
が「１」のときのみ通過する如くする。この多数決論理
回路１９の出力信号を復号データとする。

【００３９】次に、上述構成による信号処理につき、図
２及び図３のフローチャートにしたがって説明する。先
ず、図２において、パスメトリック記憶回路１３に蓄え
られているパスメトリック値を読み込み（ステップＳ
１）、このパスメトリック値をコンパレータ１６で所定
の設定値と比較し（ステップＳ２）、その比較結果に応
じたフラグをパスメトリックフラグ回路１７に保持する
（ステップＳ３）。以上の処理を、状態数２^k-1だけ繰
り返す（ステップＳ４）。

【００４０】次に、ブランチメトリックの計算を行い
（ステップＳ５）、続いてＮ番目のステートについて計
算を開始する（ステップＳ６）。次いで、１タイムスロ
ット前のステート−１のアドレスを設定し（ステップＳ
７）、しかる後レジスタＦ１にラッチされているフラグ
の内容が「１」であるか否かを判断する（ステップＳ
８）。

【００４１】このレジスタＦ１のフラグの内容が「１」
であれば、ステップＳ７で設定したアドレスのパスメト
リックを読み込み（ステップＳ９）、このパスメトリッ
クをステップＳ５で計算したブランチメトリックと加算
器２２で加算し、その加算値をレジスタＰ１に格納する
（ステップＳ１０）。レジスタＦ１のフラグの内容が
「０」であれば、ステップＳ９及びＳ１０の処理を省略
し、ステップＳ１１に移行する。

【００４２】次に、ステップＳ１１では、１タイムスロ
ット前のステート−２のアドレスの設定を行い、続いて
レジスタＦ２にラッチされているフラグの内容が「１」
であるか否かを判断する（ステップＳ１２）。このレジ
スタＦ２のフラグの内容が「１」であれば、ステップＳ
１１で設定したアドレスのパスメトリックを読み込み
（ステップＳ１３）、このパスメトリックをステップＳ
５で計算したブランチメトリックと加算し、その加算値
をレジスタＰ２に格納する（ステップＳ１４）。レジス
タＦ２のフラグの内容が「０」であれば、ステップＳ１
３及びステップＳ１４の処理を省略し、ステップＳ１５
に移行する。

【００４３】図３において、ステップＳ１５では、レジ
スタＦ１，Ｆ２のフラグの内容が共に「１」であるか否
かをアンドゲート回路２５を用いて判断する。そして、
レジスタＦ１，Ｆ２のフラグが共に「１」であれば、ゲ
ート回路２３を開いてレジスタＰ１，Ｐ２の各格納値の
比較及びセレクトの動作を行い（ステップＳ１６，Ｓ１
７）、そのセレクト値をセレクト回路２４を介して出力
し（ステップＳ１８）、この値でパスメトリック及びパ
スメモリを更新する（ステップＳ１９，Ｓ２０）。

【００４４】一方、ステップＳ１５でレジスタＦ１，Ｆ
２のフラグが共に「１」でないと判定した場合には、制
御回路２６によってレジスタＦ１のフラグ又はレジスタ
Ｆ２のフラグが「１」であるか否かを判断する（ステッ
プＳ２１，Ｓ２２）。そして、レジスタＦ１のフラグが
「１」である場合にはレジスタＰ１の格納値を、レジス
タＦ２のフラグが「１」である場合にはレジスタＰ２の
格納値を、レジスタＦ１，Ｆ２のフラグが共に「０」の
場合には固定値設定回路２９で設定された固定値をそれ
ぞれセレクト回路２４によって出力し（ステップＳ２
３，Ｓ２４，Ｓ２５）、ステップＳ１９に移行する。上
述したステップＳ６からステップＳ２０までの処理を、
状態数２^k-1だけ繰り返す（ステップＳ２６）。

【００４５】以上の一連の処理を換言するならば、パス
メトリック記憶回路１３に蓄えられたパスメトリック値
をコンパレータ１６に入力し、所定の設定値と比較する
ことにより、フラグの内容として「１」又は「０」を設
定する。続いて、ブランチメトリックと１タイムスロッ
ト前のパスメトリックとを加算する動作に入る。この際
に、先のフラグの内容を参照してこの加算動作を行う必
要があるか否かを判断する。

【００４６】そして、加算動作が必要な場合には、１タ
イムスロット前の状態に対応するパスのパスメトリック
をアクセスするアドレスを設定してメトリック値を読み
出した後、ブランチメトリックを加算してその値をレジ
スタＰ１，Ｐ２に格納する。また、フラグの内容をレジ
スタＦ１，Ｆ２にラッチしておく。その後、次のフラグ
を参照しにいく。一方、加算動作が不要な場合には、フ
ラグの内容のみラッチしておき、次のフラグを参照しに
いく。

【００４７】このような動作を各スロット当り２回行う
ことになる。この後、以下のケース１〜４に応じた処理
が続行される。ケース１では、レジスタＦ１，Ｆ２の各
フラグが共に「１」のときのみ比較及びセレクトの動作
を行い、その出力をパスメトリックの更新値とする。更
に、選択されたパスの遷移に対応する情報ビットを付加
してパスメモリ１４を更新する。

【００４８】ケース２では、レジスタＦ１のフラグのみ
「１」のとき、それに対応するレジスタＰ１の格納値を
パスメトリックの更新値とする。更にこのパスの遷移に
対応する情報ビットを付加してパスメモリ１４を更新す
る。

【００４９】ケース３では、レジスタＦ２のフラグのみ
「１」のとき、それに対応するレジスタＰ２の格納値を
パスメトリックの更新値とする。更に、このパスの遷移
に対応する情報ビットを付加してパスメモリ１４を更新
する。ケース４では、レジスタＦ１，Ｆ２の各フラグが
共に「０」のとき、パスメトリックフラグの更新値が
「０」に設定される程度に十分に大きな値（固定値）を
出力する。更に「０」又は「１」のいずれかを付加して
パスメモリ１４を更新する。

【００５０】以上の処理が終了した後、パスメトリック
の正規化の処理を行う（ステップＳ２７）。また、パス
メトリックフラグ回路１７のパスメトリックフラグの内
容が「１」かどうかを判断し（ステップＳ２８）、この
パスメトリックフラグが「１」のときにパスメモリ１４
に保持されている情報ビットを多数決論理回路１９にて
多数決判定を行い（ステップＳ２９）、復号データを出
力する（ステップＳ３０）。

【００５１】またステップＳ２８において、パスメトリ
ックフラグが「０」のときはパスメモリ１４の情報ビッ
トを多数決論理回路１９に伝送せず何等の処理も行わな
い（ステップＳ３１）。

【００５２】この場合多数決論理回路１９はパスメモリ
１４が保持している情報ビットを入力とし「０」又は
「１」のいずれか数の多い方を復号ビットとして出力す
る。たまたま同数となる場合には「０」又は「１」のい
ずれでも良い。また上述における正規化及びパスメトリ
ックフラグの更新に関しては、数タイムスロット毎に行
えば十分である。

【００５３】本例によれば上述の如くパスメトリック記
憶回路１３に蓄えられたパスメトリック値をコンパレー
タ１６に入力し、所定値以下かそれを越えているかを判
定し、その判定結果をパスメトリックフラグ回路１７に
保持し、この保持されているフラグの内容に応じて、生
き残りパス選択のための演算が必要か否かを判断して必
要なときだけ演算処理を行うので不要な演算を省略でき
る利益がある。

【００５４】また本例によれば多数決論理回路１９の入
力側に設けたゲート回路１８をこのパスメトリックフラ
グ回路１７のフラグの内容に応じて制御するので、この
演算量を減らすことができる利益がある。

【００５５】また本例によれば多数決論理回路１９によ
って復号ビットを決定する際に尤度の低いパスを除外で
きるので誤り率を改善できる利益がある。尚本発明は上
述実施例に限ることなく本発明の要旨を逸脱することな
くその他種々の構成が採り得ることは勿論である。

【００５６】

【発明の効果】本発明によればパスメトリック記憶回路
に蓄えられたパスメトリック値をコンパレータに入力
し、所定値以下かそれを越えているかを判定し、その判
定結果をパスメトリックフラグ回路に保持し、この保持
されているフラグの内容に応じて、生き残りパス選択の
ための演算が必要か否かを判断して必要なときだけ演算
処理を行うので不要な演算を省略できる利益がある。

【００５７】また本発明によれば多数決論理回路の入力
側に設けたゲート回路をこのパスメトリックフラグ回路
のフラグの内容に応じて制御するので、この演算量を減
らすことができる利益がある。

【００５８】また本発明によれば多数決論理回路によっ
て復号ビットを決定する際に尤度の低いパスを除外でき
るので誤り率を改善できる利益がある。

【図面の簡単な説明】

【図１】本発明ビタビ復号器の一実施例を示すブロック
図である。

【図２】本発明に係る信号処理の流れを示すフローチャ
ート（その１）である。

【図３】本発明に係る信号処理の流れを示すフローチャ
ート（その２）である。

【図４】畳み込み符号器の構成の一例を示すブロック図
である。

【図５】畳み込み符号器の状態の遷移を表す格子構造図
である。

【図６】あるタイムスロットから次のタイムスロットに
おいて状態遷移する場合に送出されるシンボルの様子を
表す図である。

【図７】ビタビ復号器の従来例を示すブロック図であ
る。

【図８】ビタビ復号器の論理ユニットを示す模式図であ
る。

【図９】従来例の信号処理の流れを示すフローチャート
である。

【符号の説明】

１１ブランチメトリック計算回路１２ＡＣＳ回路１３パスメトリック記憶回路１４パスメモリ１６コンパレータ１７パスメトリックフラグ回路１８ゲート回路１９多数決論理回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 13/00 H04L 1/00 G06F 11/10 330

Claims

(57)【特許請求の範囲】

【請求項１】それぞれの生き残りパスについて、尤度
を記憶するパスメトリック記憶手段と、前記パスメトリ
ック記憶手段から読み出されたデータと所定値とを比較
するコンパレータと、前記コンパレータの比較結果を保
持するパスメトリックフラグ回路と、パスメモリに記憶された情報ビットがゲート回路を介し
て供給され、復号ビットを出力する多数決論理回路とを
有し、前記パスメトリックフラグ回路の出力により前記ゲート
回路を制御するようにしたことを特徴とするビタビ復号
器。
【請求項２】前記多数決論理回路は、「０」または
「１」のいずれか多い方を復号ビットとして出力するよ
うにしたことを特徴とする請求項１記載のビタビ復号
器。
【請求項３】前記パスメトリックフラグ回路のデータ
の更新を所定のタイムスロット毎に行うようにしたこと
を特徴とする請求項１記載のビタビ復号器。
【請求項４】前記パスメトリックフラグ回路の出力に
よりパスメトリックとブランチメトリックの演算を制御
するようにしたことを特徴とする請求項１記載のビタビ
復号器。