JP3351414B2 - ビタビ復号装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、畳み込み符号の最
尤復号に用いられるビタビ復号装置に関し、特にパケッ
トデータ等の断続データの復号に際し、断続データを連
続して復号可能であり、また復号すべき断続データの繁
閑に即応して消費電力の軽減の図れるビタビ復号装置に
関する。

【従来の技術】

【０００２】移動体通信、衛星通信等におけるディジタ
ル伝送の符号誤りの制御方式として、畳み込み符号とビ
タビ復号を用いた誤り制御方式がある。

【０００３】符号化率Ｒ＝１／２、拘束長Ｋ＝３の畳み
込み符号をＲＥ（Register Exchange)法により復号する
場合を例にとって従来のビタビ復号装置について説明す
る。

【０００４】先ず、送信側で畳み込み符号を行う符号器
について説明する。図３は、符号化率Ｒ＝１／２、拘束
長Ｋ＝３の畳み込み符号器４０を説明する概念図であ
り、拘束長Ｋと同じ段数（本例では３段）を有するシフ
トレジスタ４２と、排他的論理和ゲート４３、４４とを
備えている。符号化データの各ビットは入力端子４１か
ら順次シフトレジスタ４２に入力され、排他的論理和ゲ
ート４３はシフトレジスタ４２の第１、第２及び第３段
の全てのビット論理の排他的論理和をＰデータとして出
力端子４５から、また排他的論理和ゲート４４はシフト
レジスタ４２の第１と第３段のビット論理の排他的論理
和をＱデータとして出力端子４６から出力する。

【０００５】シフトレジスタ４２の第１段及び第２段は
パケットデータの最初のビットの入力に先立って‘０’
に初期化され、また、パケットデータの最後のビットに
（拘束長Ｋ−１）個、本例では２個の‘０’（以下、特
定信号という。）を付加して畳み込み符号を行う。従っ
て、符号化するパケットデータのビット長をｎとし、ビ
ット列をＩ１、Ｉ２、・・・、Ｉｎとするとき、入力端
子４１より入力データ列Ｉ１、Ｉ２、・・・、Ｉｎ、
０、０がシンボル時刻毎に順次シフトレジスタ４２に入
力され、出力端子４５からＰデータＰ１、Ｐ２、・・
・、Ｐｎ、Ｐ（ｎ＋１）、Ｐ（ｎ＋２）、また出力端子
４６からＱデータＱ１、Ｑ２、・・・、Ｑｎ、Ｑ（ｎ＋
１）、Ｑ（ｎ＋２）が出力される。

【０００６】図６は、畳み込み符号器４０による畳み込
み符号の生成規則をトレリス表現した図である。左上の
ａ、ｂはそれぞれシフトレジスタ４２の第２、第１段の
ビット論理を表す。ビット論理のそれぞれの値｛０、
０｝、｛０、１｝、｛１、０｝、｛１、１｝の右側の矢
印の横の値は２ａ＋ｂを１０進数で表示した値であり、
以下この値を状態番号という。図６では、各シンボル時
刻ｍ、ｍ＋１、・・・に○で示される各状態にある畳み
込み符号器４０に‘０’が入力された場合の状態遷移が
実線矢印で、また‘１’が入力された場合の状態遷移が
破線矢印で表され、この時のＰデータ、Ｑデータの出力
値が各矢印に付されている。例えば、状態番号０にある
畳み込み符号器４０に‘０’が入力されるとＰ、Ｑデー
タ｛０、０｝を出力して状態番号０に遷移し、‘１’が
入力されるとＰ、Ｑデータ｛１、１｝を出力して状態番
号１に遷移する。

【０００７】この畳み込み符号器４０の出力Ｐデータ、
Ｑデータは送信信号に変調されて伝送され、受信側で復
調されてビタビ復号装置に入力される。ビタビ復号装置
は上記図６にトレリス表現される生成規則に従って復号
処理を行う。ビタビ復号にはトレースバック法とＲＥ法
の２通りの方法があるが、復号遅延を短くしたい場合に
はＲＥ方が優れている。図４はＲＥ法による従来のビタ
ビ復号装置の構成例を示すブロック図であり、ブランチ
メトリック生成器１２、ＡＣＳ回路１３、パスメモリ２
１、パスメトリックレジスタ１５、最尤パス状態番号検
出器１６、セレクタ１７及びこれらを制御する制御回路
２２を備えている。

【０００８】送信側の畳み込み符号器４０から出力され
るＰデータ、Ｑデータは上記例では‘０’または‘１’
の２値データであるが、受信復調信号にはこれに様々な
伝送路雑音が付加されている。従って、Ｐデータ、Ｑデ
ータが伝送路雑音によりどのように変化しているかをビ
タビ復号装置に伝えるために、受信復調信号は一般に伝
送路雑音を一部含んだ軟判定データとして表現されブラ
ンチメトリック生成器１２に入力される。図８はこの軟
判定データの一例で、本例では、‘０’または‘１’の
２値データの何れかであるべき値が、最も‘０’らしい
‘０００’から最も‘１’らしい‘１１１’までの３ビ
ット幅、８段階の軟判定データとして表現されている。

【０００９】ブランチメトリック生成器１２は、入力端
子１０、１１から入力されるこの｛軟判定Ｐデータ，軟
判定Ｑデータ｝の組合わせに対して、対応する送信デー
タ｛Ｐデータ，Ｑデータ｝の組合わせが、｛０、０｝、
｛０、１｝、｛１、０｝及び｛１、１｝であったとした
場合の尤もらしさを表す値を、それぞれ（図４の例では
ｐビットの）ブランチメトリックλ０、λ１、λ２及び
λ３として算出し、ＡＣＳ回路１３に出力する。

【００１０】パスメトリックレジスタ１５は、畳み込み
符号器４０の各状態番号に対応して、各シンボル時刻ｍ
において、それぞれの状態番号に至る状態遷移の累積で
ある生き残りパスの尤もらしさを表すパスメトリックΓ
０（ｍ）〜Γ３（ｍ）の（図４の例ではｑビットの）値
を保持する。

【００１１】ＡＣＳ回路１３は、ブランチメトリック生
成器１２の出力するブランチメトリックλ０、λ１、λ
２及びλ３と、パスメトリックレジスタ１５に記憶され
ている１シンボル時刻前、例えば時刻ｍにおける畳み込
み符号器４０の各状態番号にそれぞれ対応する各パスメ
トリックΓ０（ｍ）、Γ１（ｍ）、Γ２（ｍ）及びΓ３
（ｍ）から、当該時刻ｍ＋１における各パスメトリック
Γ０（ｍ＋１）、Γ１（ｍ＋１）、Γ２（ｍ＋１）及び
Γ３（ｍ＋１）を以下に述べるように算出し、パスメト
リックレジスタ１５の内容を更新すると共に、その時点
でのパス選択信号Ｓ０、Ｓ１、Ｓ２及びＳ３をパスメモ
リ２１に出力する。

【００１２】図７はパスメトリックΓ０（ｍ＋１）、Γ
１（ｍ＋１）、Γ２（ｍ＋１）及びΓ３（ｍ＋１）の算
出過程をトレリス表現した図である。時刻ｍ＋１に状態
番号０に合流しているのは時刻ｍの状態番号０もしくは
状態番号２からの遷移である。状態番号０からの遷移で
ある場合の畳み込み符号器４０の出力するＰデータ、Ｑ
データは｛０、０｝で、そのときのブランチメトリック
はλ０であり、状態番号２からの遷移である場合の畳み
込み符号器４０の出力するＰデータ、Ｑデータは｛１、
１｝で、ブランチメトリックはλ３である。時刻ｍの状
態番号０及び２のパスメトリックはそれぞれΓ０
（ｍ）、Γ２（ｍ）であるので、ＡＣＳ回路１３は、下
式のように、これらパスメトリックに、それぞれの遷移
に対応するブランチメトリックを加算（Add)し、比較
（Compare)し、より尤もらしい値を選択（Select）する
ことにより、時刻ｍ＋１の状態番号０に対応するパスメ
トリックΓ０（ｍ＋１）を得る。 Γ０（ｍ＋１）＝ｍａｘ（Γ０（ｍ）＋λ０，Γ２
（ｍ）＋λ３） 但し、ｍａｘ（Ａ，Ｂ）は、Ａ、Ｂの大きい方を示す。
同様にして時刻ｍ＋１の状態番号１、２及び３に対応す
るパスメトリック Γ１（ｍ＋１）＝ｍａｘ（Γ０（ｍ）＋λ３，Γ２（ｍ）＋λ０） Γ２（ｍ＋１）＝ｍａｘ（Γ１（ｍ）＋λ１，Γ３（ｍ）＋λ２） Γ３（ｍ＋１）＝ｍａｘ（Γ１（ｍ）＋λ２，Γ３（ｍ）＋λ１） を算出する。

【００１３】また同時に、ＡＣＳ回路１３は状態番号０
〜３のそれぞれについて、そこに至るために選択された
パス遷移を示す枝値、すなわち、状態番号０または１か
らの遷移が選択された場合は‘０’、状態番号２または
３からの遷移が選択された場合は‘１’を、パス選択信
号Ｓ０、Ｓ１、Ｓ２またはＳ３としてパスメモリ２１に
出力する。例えば、図７において時刻ｍ＋１の状態番号
３に合流するのは時刻ｍの状態番号１または３からの遷
移であり、状態番号１からの遷移が選択された場合、す
なわちΓ１（ｍ）＋λ１≧Γ３（ｍ）＋λ２の場合はＳ
３＝０となり、状態番号３からの遷移が選択された場
合、すなわちΓ１（ｍ）＋λ１＜Γ３（ｍ）＋λ２の場
合はＳ３＝１となる。

【００１４】図５は図４の従来のビタビ復号装置のパス
メモリ２１の構成例を示すブロック図である。バスメモ
リ２１は、Ｌを適宜の正整数とするとき、それぞれがパ
ス選択信号Ｓ０により制御されるセレクタ３０とフリッ
プフロップ３４とを有するＬ段の単位メモリからなり状
態番号０に対応する第１のメモリ群と、それぞれがパス
選択信号Ｓ１により制御されるセレクタ３１とフリップ
フロップ３５とを有する同じくＬ段の単位メモリからな
り状態番号１に対応する第２のメモリ群と、それぞれが
パス選択信号Ｓ２により制御されるセレクタ３２とフリ
ップフロップ３６とを有する同じくＬ段の単位メモリか
らなり状態番号２に対応する第３のメモリ群と、それぞ
れがパス選択信号Ｓ３により制御されるセレクタ３３と
フリップフロップ３７とを有する同じくＬ段の単位メモ
リからなり状態番号３に対応する第４のメモリ群とを備
えている。

【００１５】第１〜第４の各メモリ群の第１段の単位メ
モリのセレクタ３０、３１、３２、３３は、対応するパ
ス選択信号Ｓ０、Ｓ１、Ｓ２、Ｓ３のそれぞれの論理レ
ベルに従って、‘０’または‘１’の論理レベルの何れ
かを選択し、第１段の単位メモリのフリップフロップ３
４、３５、３６、３７は対応するセレクタの選択出力を
ラッチする。すなわちパス選択信号Ｓ０、Ｓ１、Ｓ２、
Ｓ３の論理レベルが‘０’のとき、対応するメモリ群の
第１段の単位メモリには論理レベル‘０’がラッチさ
れ、パス選択信号Ｓ０、Ｓ１、Ｓ２、Ｓ３の論理レベル
が‘１’のとき、対応するメモリ群の第１段の単位メモ
リには論理レベル‘１’がラッチされる。

【００１６】また、ｋを２〜Ｌの任意の整数とすると
き、第１、第２の各メモリ群の第ｋ段の単位メモリのセ
レクタ３０、３１は、対応するパス選択信号Ｓ０、Ｓ１
のそれぞれの論理レベルに従って、第１または第３のメ
モリ群の前段（ｋ−１段）の単位メモリのフリップフロ
ップ３４または３６の何れかの出力を選択出力し、第ｋ
段の単位メモリのフリップフロップ３４、３５は対応す
るセレクタ３０、３１の出力をそれぞれラッチする。す
なわちパス選択信号Ｓ０、Ｓ１の論理レベルが‘０’の
とき、対応する第１、第２のメモリ群のそれぞれの第ｋ
段の単位メモリには前段の第１のメモリ群の単位メモリ
の出力がラッチされ、パス選択信号Ｓ０、Ｓ１の論理レ
ベルが‘１’のとき、対応する第１、第２のメモリ群の
第ｋ段の単位メモリには前段の第３のメモリ群の単位メ
モリの出力がラッチされる。

【００１７】同様に、第３、第４の各メモリ群の第ｋ段
の単位メモリのセレクタ３２、３３は、対応するパス選
択信号Ｓ２、Ｓ３のそれぞれの論理レベルに従って、第
２または第４のメモリ群の前段（ｋ−１段）の単位メモ
リのフリップフロップ３５または３７の何れかの出力を
選択し、第ｋ段の単位メモリのフリップフロップ３６、
３７は対応するセレクタ３２、３３の出力をラッチす
る。すなわちパス選択信号Ｓ２、Ｓ３の論理レベルが
‘０’のとき、対応する第３、第４のメモリ群の第ｋ段
の単位メモリには第２のメモリ群の前段の単位メモリの
出力がラッチされ、パス選択信号Ｓ２、Ｓ３の論理レベ
ルが‘１’のとき、対応する第３、第４のメモリ群の第
ｋ段の単位メモリには第４のメモリ群の前段の単位メモ
リ出力がラッチされる。

【００１８】従って、ｊ番目（ｊ＝１〜ｎ）のパケット
データＩｊの符号化データＰｊ、Ｑｊに対応する｛軟判
定Ｐｊデータ，軟判定Ｑｊデータ｝が図４のビタビ復号
装置に入力され、ＡＣＳ回路１３からパスメトリックΓ
０（ｊ）〜Γ３（ｊ）及びパス選択信号Ｓ０〜Ｓ３が出
力され、パスメモリ２１の各メモリ群の各段の単位メモ
リにおいてセレクタ３０〜３３の選択出力がフリップフ
ロップ３４〜３７にラッチされた時点では、第１〜第４
のそれぞれのメモリ群の第１段から第ｋ段の単位メモリ
には、対応する状態番号が最尤パスによる遷移の結果で
あると仮定した場合の２シンボル時刻前からｋ＋１シン
ボル時刻前までのパケットデータＩ（ｊ−２）〜Ｉ（ｊ
−ｋ−１）の推定値がラッチされる。

【００１９】厳密な意味での最尤復号を行うには符号化
データ列の全てのメトリックを反映して最尤パスを決定
する必要があるが、このためには、符号化データ列の最
初のビットの複合データを得るために符号化データ列が
終了するまでビタビ復号を続ける必要があり、またパス
メモリ２１の各メモリ群には符号化データ列長と同じ段
数の単位メモリを用意する必要がある。しかし、符号系
列長として拘束長Ｋの５〜６倍を確保すれば厳密な意味
での最尤復号に極めて近い復号が可能であり、このため
通常、パスメモリ２１の段数Ｌは、例えばＬ＝Ｋ×６＝
１８に設定される。

【００２０】図４に戻り、パスメモリ２１の第１〜第４
の各メモリ群の最終段の単位メモリのフリップフロップ
３４〜３７の出力はセレクタ１７に出力される。最尤パ
ス状態番号検出器１６はＡＣＳ回路１３より出力される
各シンボル時刻ｍにおけるパスメトリックΓ０（ｍ）〜
Γ３（ｍ）より、シンボル時刻毎の最尤パスに対応する
状態番号を検出し、セレクタ１７に出力する。セレクタ
１７は、最尤パス状態番号検出器１６の出力に従って、
パスメモリ２１の４出力の内から、最尤パスに対応する
メモリ群の出力を選択し、復号データ２０として出力す
る。

【００２１】従来のビタビ復号装置は以上のように構成
され、パケットデータＩ１〜Ｉｎおよび付加される特定
信号‘００’に対応する｛軟判定Ｐｊデータ，軟判定Ｑ
ｊデータ｝（ｊ＝１〜ｎ＋２）をブランチメトリック生
成器１２に順次入力することにより、パケットデータの
最初のビットＩ１に対応する｛軟判定Ｐ１データ，軟判
定Ｑ１データ｝の入力の後パスメモリの段数Ｌ＋２シン
ボル時刻後からパケットデータＩ１、Ｉ２、・・・の最
尤復号データがセレクタ１７から順次出力される。ま
た、｛軟判定Ｐ（ｎ＋２）データ，軟判定Ｑ（ｎ＋２）
データ｝が入力された時点ではパケットデータＩ（ｎ−
Ｌ＋１）〜Ｉｎの最尤復号データが、パスメモリ２１の
第１のメモリ群にラッチされている。従って符号化デー
タの最後のビットの受信軟判定データである｛軟判定Ｐ
（ｎ＋２）データ，軟判定Ｑ（ｎ＋２）データ｝の入力
後、パスメモリの段数Ｌと同数組のダミー軟判定データ
｛‘０００’、‘０００’｝を入力しビタビ復号を続け
ることによりパケットデータ（ｎ−Ｌ＋１）〜Ｉｎの最
尤復号データを得ることができる。

【００２２】

【発明が解決しようとする課題】しかしながら、以上述
べたように、従来のビタビ復号装置は符号化データ列の
最後のビットの受信軟判定データを入力後、パスメモリ
２１の段数（Ｌ）分のダミー軟判定データを入力しビタ
ビ復号を続ける必要があった。このため、パケットデー
タのような断続データの復号に際し、先のパケットデー
タの符号化データ列の最後のビットの受信軟判定データ
を入力後Ｌシンボル時間以降でなければ次のパケットデ
ータの復号に着手できないという問題点があった。ま
た、符号化データ列の最後のビットの受信軟判定データ
を入力後、次の符号化データの復号を必要としない場合
であっても、ブランチメトリック生成器１２、ＡＣＳ回
路１３、パスメモリ２１、パスメトリックレジスタ１
５、最尤状態番号検出器１６等をＬシンボル時間動作さ
せＬ組のダミー軟判定データの復号を続ける必要があっ
た。

【００２３】本発明は、これらの問題点を改善し、パケ
ットデータのような断続データの符号化データ列の復号
を連続して実行することができ、また、復号すべき断続
データの繁閑に即応して消費電力の軽減の図れるビタビ
復号装置を提供することを目的とする。

【００２４】

【課題を解決するための手段】上記課題を解決するため
に、本発明に係るビタビ復号装置では、末尾に‘００’
等の特定信号を付加されたパケットデータ等伝送信号系
列から生成される符号化データ列の最後のビットに対応
する受信軟判定データである｛軟判定Ｐ（ｎ＋２）デー
タ，軟判定Ｑ（ｎ＋２）データ｝が入力されパスメモリ
の更新がなされた時点で、パスメモリの、この特定信号
に対応するメモリ群のラッチ内容をシフトレジスタに並
列に取り込み、順次直列に出力することとした。

【００２５】すなわち、本発明に係るビタビ復号装置
は、Ｋを３以上の整数とするとき、拘束長Ｋの畳み込み
符号器により、末尾にＫ−１ビットの特定信号を付加し
た伝送信号系列から生成される畳み込み符号を順次受信
し復号するビタビ復号装置であって、シンボル時刻ごと
の受信データから前記畳み込み符号器の取り得た複数の
状態遷移のそれぞれの尤もらしさを表すブランチメトリ
ックを算出するブランチメトリック生成器と、前記畳み
込み符号器の取り得る２^K-1の状態のそれぞれについ
て、各シンボル時刻において当該状態に至る状態遷移の
累積である生き残りパスの尤もらしさを表すパスメトリ
ックの値を保持するパスメトリックレジスタと、前記２
^K-1の状態のそれぞれについて、前記パスメトリックレ
ジスタに保持する１シンボル時刻前のパスメトリックの
値に、対応するブランチメトリックを加算し比較して、
より尤もらしい状態遷移を選択することにより、パスメ
トリックのそれぞれの値を更新し当該シンボル時刻のパ
スメトリックの値とすると共に、このより尤もらしい状
態遷移の選択情報をパス選択信号として出力するＡＣＳ
回路と、Ｌを適宜の正整数とするとき、それぞれがＬ段
の単位メモリを備え、前記パス選択信号のそれぞれによ
って制御され、前記２^K-1の状態のそれぞれに対応する
伝送信号系列の推定値をシンボル時刻ごとに順次シフト
しながら記憶する２^K-1組のメモリ群と、外部から制御
され、この２^K-1組のメモリ群の内の前記特定信号に対
応する１つのメモリ群の各段の単位メモリの記憶内容を
並列に取り込み順次出力するシフトレジスタとを有する
パスメモリと、前記２^K-1の状態の内から、前記ＡＣＳ
回路の更新するパスメトリックの値の最大値を与える１
つの状態を検出し出力する最尤パス状態番号検出器と、
前記パスメモリの２^K-1組のメモリ群の内から、前記最
尤パス状態番号検出器の出力に対応する１つのメモリ群
を選択し、その最終段の単位メモリの記憶内容を出力す
る第１のセレクタと、外部から制御され、前記パスメモ
リのシフトレジスタの出力と、前記第１のセレクタの出
力の何れかを選択して復号信号として出力する第２のセ
レクタと、伝送信号系列の最初のビットに対応するパス
選択信号により前記パスメモリが制御された時点のＬ＋
Ｋ−１シンボル時刻後から前記特定信号の最終ビットに
対応するパス選択信号により前記パスメモリが制御され
るシンボル時刻の間は、前記第１のセレクタの出力を選
択するよう前記第２のセレクタを制御し、前記特定信号
の最終ビットに対応するパス選択信号により前記パスメ
モリが制御された時点で前記パスメモリの前記特定信号
に対応する１つのメモリ群の記憶内容を取り込むよう前
記シフトレジスタを制御すると共に、以降Ｌシンボル時
刻の間、前記シフトレジスタの出力を選択するよう前記
第２のセレクタを制御する制御回路とを備えたことを特
徴とする。

【００２６】また、拘束長３の畳み込み符号器により、
末尾に２ビットの特定信号‘００’を付加した伝送信号
系列から生成される畳み込み符号を順次受信し当該伝送
信号系列に復号するビタビ復号装置においては、シンボ
ル時刻ごとの受信データから前記畳み込み符号器の取り
得た４通りの状態遷移のそれぞれの尤もらしさを表すブ
ランチメトリックλ０、λ１、λ２、λ３を算出するブ
ランチメトリック生成器と、伝送信号の部分系列‘０
０’、‘０１’、‘１０’、‘１１’のそれぞれが入力
された場合の前記畳み込み符号器の状態番号をそれぞれ
０、１、２、３とするとき、任意のシンボル時刻ｍにお
いて状態番号０〜３のそれぞれに至る状態遷移の累積で
ある生き残りパスのそれぞれの尤もらしさを表すパスメ
トリックΓ０（ｍ）、Γ１（ｍ）、Γ２（ｍ）、Γ３
（ｍ）の値を保持するパスメトリックレジスタと、状態
番号０〜３のそれぞれについて、前記パスメトリックレ
ジスタに保持する１シンボル時刻前のパスメトリックの
値Γ０（ｍ）〜Γ３（ｍ）と当該シンボル時刻ｍ＋１の
受信データのブランチメトリックλ０、λ１、λ２、λ
３から下式に従って当該シンボル時刻ｍ＋１のブランチ
メトリックの値Γ０（ｍ＋１）〜Γ３（ｍ＋１）を算
出、更新すると共に、 Γ０（ｍ＋１）＝ｍａｘ（Γ０（ｍ）＋λ０，Γ２（ｍ）＋λ３） Γ１（ｍ＋１）＝ｍａｘ（Γ０（ｍ）＋λ３，Γ２（ｍ）＋λ０） Γ２（ｍ＋１）＝ｍａｘ（Γ１（ｍ）＋λ１，Γ３（ｍ）＋λ２） Γ３（ｍ＋１）＝ｍａｘ（Γ１（ｍ）＋λ２，Γ３（ｍ）＋λ１） それぞれ下式条件、 Γ０（ｍ）＋λ０≧Γ２（ｍ）＋λ３ Γ０（ｍ）＋λ３≧Γ２（ｍ）＋λ０ Γ１（ｍ）＋λ１≧Γ３（ｍ）＋λ２ Γ１（ｍ）＋λ２≧Γ３（ｍ）＋λ１ が真の場合‘０’となり、否の場合‘１’となるパス選
択信号Ｓ０、Ｓ１、Ｓ２、Ｓ３を出力するＡＣＳ回路
と、Ｌを適宜の正整数とするとき、それぞれがＬ段の単
位メモリを備え、前記状態番号０〜３のそれぞれに対応
し、前記パス選択信号Ｓ０〜Ｓ３のそれぞれによって制
御される第１、第２、第３および第４のメモリ群であっ
て、それぞれ対応するパス選択信号が‘０’のとき
‘０’をラッチし対応するパス選択信号が‘１’のとき
‘１’をラッチする初段単位メモリと対応するパス選択
信号が‘０’のとき第１のメモリ群の前段の単位メモリ
のラッチ内容をラッチし対応するパス選択信号が‘１’
のとき第３のメモリ群の前段の単位メモリのラッチ内容
をラッチする第２〜第Ｌ段の単位メモリを備えた第１お
よび第２のメモリ群と、対応するパス選択信号が‘０’
のとき‘０’をラッチし対応するパス選択信号が‘１’
のとき‘１’をラッチする初段単位メモリと対応するパ
ス選択信号が‘０’のとき第２のメモリ群の前段の単位
メモリのラッチ内容をラッチし対応するパス選択信号が
‘１’のとき第４のメモリ群の前段の単位メモリのラッ
チ内容をラッチする第２段〜第Ｌ段の単位メモリを備え
た第３および第４のメモリ群を有すると共に、外部から
制御され、前記第１のメモリ群の各段の単位メモリの記
憶内容を並列に取り込み順次出力するシフトレジスタを
有するパスメモリと、前記状態番号０〜３の内から、前
記ＡＣＳ回路の算出、更新するパスメトリックの値の最
大値を与える状態番号を検出し出力する最尤パス状態番
号検出器と、前記パスメモリの第１〜第４のメモリ群の
内から、前記最尤パス状態番号検出器の出力に対応する
１つのメモリ群を選択し、その最終段の単位メモリのラ
ッチ内容を出力する第１のセレクタと、外部から制御さ
れ、前記パスメモリのシフトレジスタの出力と、前記第
１のセレクタの出力の何れかを選択して復号信号として
出力する第２のセレクタと、伝送信号系列の最初のビッ
トに対応するパス選択信号により前記パスメモリが制御
された時点のＬ＋２シンボル時刻後から前記特定信号の
最終ビットに対応するパス選択信号により前記パスメモ
リが制御されるシンボル時刻の間は、前記第１のセレク
タの出力を選択するよう前記第２のセレクタを制御し、
前記特定信号の最終ビットに対応するパス選択信号によ
り前記パスメモリが制御された時点で前記第１のメモリ
群の記憶内容を取り込むよう前記シフトレジスタを制御
すると共に、以降Ｌシンボル時刻の間、前記シフトレジ
スタの出力を選択するよう前記第２のセレクタを制御す
る制御回路とを備えたことを特徴とする。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の一実施形態に係る
ビタビ復号装置の構成例を示すブロック図であり、図４
の従来のビタビ復号装置の構成と同様符号化率Ｒ＝１／
２、拘束長Ｋ＝３の畳み込み符号のビタビ復号を行う場
合の例を示す。図４の従来のビタビ復号装置の構成に比
べて、パスメモリ２１、制御回路２２がそれぞれパスメ
モリ１４、制御回路１９に置き替わっている他、第２の
セレクタ１８を備えている。

【００２８】図２は図１のパスメモリ１４の構成例を示
すブロック図で、それぞれＬ段の第１〜第４のメモリ群
からなる図５のパスメモリ２１の構成に加えて、制御回
路１９から出力されるロード信号により制御され、第１
のメモリ群の各単位メモリのフリップフロップ３４のラ
ッチ内容を並列に取り込み順次シリアルに出力するシフ
トレジスタ３８を備えている。

【００２９】以下、図１、図２を参照して本実施形態に
係るビタビ復号装置の動作について説明する。

【００３０】図４の従来のビタビ復号装置におけると同
様に、ブランチメトリック生成器１２は、入力端子１
０、１１から入力される｛軟判定Ｐデータ，軟判定Ｑデ
ータ｝の組合わせに対して、対応する送信データ｛Ｐデ
ータ，Ｑデータ｝の組合わせが、｛０、０｝、｛０、
１｝、｛１、０｝及び｛１、１｝であったとした場合の
尤もらしさを表す値を、それぞれｐビットのブランチメ
トリックλ０、λ１、λ２及びλ３として算出し、ＡＣ
Ｓ回路１３に出力する。

【００３１】パスメトリックレジスタ１５は、送信側の
畳み込み符号器の各状態番号に対応して、各シンボル時
刻ｍにおいて、それぞれの状態番号に至る状態遷移の累
積である生き残りパスの尤もらしさを表すパスメトリッ
クΓ０（ｍ）〜Γ３（ｍ）の値を保持する。

【００３２】ＡＣＳ回路１３は、ブランチメトリック生
成器１２の出力するブランチメトリックλ０、λ１、λ
２及びλ３と、パスメトリックレジスタ１５に記憶され
ている１シンボル時刻前、例えば時刻ｍにおける畳み込
み符号器４０の各状態番号にそれぞれ対応する各パスメ
トリックΓ０（ｍ）、Γ１（ｍ）、Γ２（ｍ）及びΓ３
（ｍ）から、当該時刻ｍ＋１における各パスメトリック
Γ０（ｍ＋１）、Γ１（ｍ＋１）、Γ２（ｍ＋１）及び
Γ３（ｍ＋１）を図４のＡＣＳ回路１３と同様に算出
し、パスメトリックレジスタ１５の内容を更新すると共
に、その時点でのパス選択信号Ｓ０、Ｓ１、Ｓ２及びＳ
３をパスメモリ１４に出力する。

【００３３】また、パスメモリ１４の第１〜第４のメモ
リ群は、それぞれパス選択信号Ｓ０〜Ｓ１により、図４
のパスメモリ２１の第１〜第４のメモリ群と同様に制御
される。すなわちパス選択信号Ｓ０、Ｓ１、Ｓ２、Ｓ３
の論理レベルが‘０’のとき、対応するメモリ群の第１
段の単位メモリには論理レベル‘０’がラッチされ、パ
ス選択信号Ｓ０、Ｓ１、Ｓ２、Ｓ３の論理レベルが
‘１’のとき、対応するメモリ群の第１段の単位メモリ
には論理レベル‘１’がラッチされる。

【００３４】また、ｋを２〜Ｌの任意の整数とすると
き、パス選択信号Ｓ０、Ｓ１の論理レベルが‘０’のと
き、対応する第１、第２のメモリ群のそれぞれの第ｋ段
の単位メモリには前段の第１のメモリ群の単位メモリの
出力がラッチされ、パス選択信号Ｓ０、Ｓ１の論理レベ
ルが‘１’のとき、対応する第１、第２のメモリ群の第
ｋ段の単位メモリには前段の第３のメモリ群の単位メモ
リの出力がラッチされる。

【００３５】同様に、パス選択信号Ｓ２、Ｓ３の論理レ
ベルが‘０’のとき、対応する第３、第４のメモリ群の
第ｋ段の単位メモリには第２のメモリ群の前段の単位メ
モリの出力がラッチされ、パス選択信号Ｓ２、Ｓ３の論
理レベルが‘１’のとき、対応する第３、第４のメモリ
群の第ｋ段の単位メモリには第４のメモリ群の前段の単
位メモリ出力がラッチされる。

【００３６】図１に戻り、パスメモリ１４の第１〜第４
の各メモリ群の最終段の単位メモリのラッチ内容はセレ
クタ１７に出力される。最尤パス状態番号検出器１６は
ＡＣＳ回路１３より出力される各シンボル時刻ｍにおけ
るパスメトリックΓ０（ｍ）〜Γ３（ｍ）より、シンボ
ル時刻毎の最尤パスに対応する状態番号を検出し、セレ
クタ１７に出力する。セレクタ１７は、最尤パス状態番
号検出器１６の出力に従って、パスメモリ２１の４出力
の内から、最尤パスに対応するメモリ群の出力を選択
し、復号データ２０として出力する。

【００３７】制御回路１９は、パケットデータＩ１〜Ｉ
ｎおよび付加される特定信号‘００’に対応する｛軟判
定Ｐｊデータ，軟判定Ｑｊデータ｝（ｊ＝１〜ｎ＋２）
がブランチメトリック生成器１２に順次入力されている
間、セレクタ１７の出力を選択するよう第２のセレクタ
１８を制御する。

【００３８】従って、図４の従来のビタビ復号装置と同
様に、パケットデータの最初のビットＩ１に対応する
｛軟判定Ｐ１データ，軟判定Ｑ１データ｝の入力の後パ
スメモリの段数Ｌ＋２シンボル時刻後からパケットデー
タＩ１、Ｉ２、・・・の最尤復号データが第２のセレク
タ１８から順次出力される。また、符号化データ列の最
後のビットの受信軟判定データである｛軟判定Ｐ（ｎ＋
２）データ，軟判定Ｑ（ｎ＋２）データ｝が入力され、
対応するパスメモリ１４の更新が完了した時点ではパケ
ットデータＩ（ｎ−Ｌ＋１）〜Ｉｎの最尤復号データ
が、特定信号‘００’、すなわち状態番号０に対応する
パスメモリ１４の第１のメモリ群のＬ段の各単位メモリ
にラッチされている。

【００３９】図１の本実施形態に係る制御回路１９は、
この時点でロード信号をオンとし、パスメモリ１４の第
１のメモリ群のＬ段の各単位メモリのラッチ内容を並列
に取り込むようシフトレジスタ３８を制御し、また、こ
の時点以降Ｌシンボル時刻の間シフトレジスタ３８の出
力を復号データ２０として選択するよう第２のセレクタ
１８を制御する。このことによりダミー軟判定データを
入力しビタビ復号を続けることなくパケットデータ（ｎ
−Ｌ＋１）〜Ｉｎの最尤復号データを得ることができ
る。

【００４０】従って、符号化データ列の最後のビットの
受信軟判定データである｛軟判定Ｐ（ｎ＋２）データ，
軟判定Ｑ（ｎ＋２）データ｝を入力した後、直に次の符
号化データ列の最初のビットの受信軟判定データが入力
されても、第１〜第４のメモリ群を用いてビタビ複合処
理を開始することができる。また、次の符号化データ列
が受信されない場合には、直にブランチメトリック生成
器１２、ＡＣＳ回路１３、パスメトリックレジスタ１
５、最尤パス状態番号検出器１６、さらにはパスメモリ
１４の第１〜第４のメモリ群の動作を停止することがで
き、消費電力の低減を図ることができる。

【００４１】以上、特定信号‘００’を付加して得られ
る拘束長３の畳み込み符号の復号を例として本発明の一
実施形態について述べたが、本発明の範囲は本実施形態
に限られるものではなく、例えば、末尾に特定信号‘１
１’を付加して畳み込み符号化を行い、パスメモリ１４
のシフトレジスタ３８は、状態番号３に対応する第４の
メモリ群の各単位メモリの内容を取り込む構成としても
良い。また、拘束長Ｋ＞３の場合は、畳み込み符号器の
取り得る２^K-1の状態に対応してパスメモリに２^K-1のメ
モリ群を設け、シフトレジスタ３８は、末尾に付加する
Ｋ−１ビットの特定信号により定義される状態番号に対
応する一つのメモリ群のラッチ内容を並列に取り込むこ
ととすればよい。

【００４２】

【発明の効果】以上説明したように、本発明に係るビタ
ビ復号装置によれば、パスメモリ１４にシフトレジスタ
３８を設け、符号化データ列の最後のビットに対応する
メモリ群の更新が完了した時点で最尤パスに対応するメ
モリ群の復号内容をシフトレジスタ３８に取り込み、セ
レクタ１８によって、メモリ群の出力とシフトレジスタ
３８の出力とを切替えて復号データを得ることとしたの
で、パケットデータのような断続データの符号化データ
列の復号を連続して実行することができ、また、復号す
べき断続データの繁閑に即応して消費電力の軽減を図る
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るビタビ復号装置の構
成例を示すブロック図である。

【図２】図１のパスメモリ１４の構成例を示すブロック
図である。

【図３】符号化率Ｒ＝１／２、拘束長Ｋ＝３の畳み込み
符号器４０を説明する概念図である。

【図４】ＲＥ法による従来のビタビ復号装置の構成例を
示すブロック図である。

【図５】図４の従来のビタビ復号装置のパスメモリ２１
の構成例を示すブロック図である。

【図６】畳み込み符号器４０による畳み込み符号の生成
規則をトレリス表現した図である。

【図７】パスメトリックΓ０（ｍ＋１）、Γ１（ｍ＋
１）、Γ２（ｍ＋１）及びΓ３（ｍ＋１）の算出過程を
トレリス表現した図である。

【図８】軟判定データの一例を示す図である。

【符号の説明】

１０、１１、４１ 入力端子 １２ ブランチメトリック生成器 １３ ＡＣＳ回路 １４、２１ パスメモリ １５ パスメトリックレジスタ １６ 最尤パス状態番号検出器 １７、１８、３０、３１、３２、３３ セレクタ １９、２２ 制御回路 ２０ 復号データ ３４、３５、３６、３７ フリップフロップ ３８、４２ シフトレジスタ ４０ 畳み込み符号器 ４３、４４ 排他的論理和ゲート ４５、４６ 出力端子

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 Ｋを３以上の整数とするとき、拘束長Ｋ
   の畳み込み符号器により、末尾にＫ−１ビットの特定信
   号を付加した伝送信号系列から生成される畳み込み符号
   を順次受信し復号するビタビ復号装置において、 シンボル時刻ごとの受信データから前記畳み込み符号器
   の取り得た複数の状態遷移のそれぞれの尤もらしさを表
   すブランチメトリックを算出するブランチメトリック生
   成器と、 前記畳み込み符号器の取り得る２^K-1の状態のそれぞれ
   について、各シンボル時刻において当該状態に至る状態
   遷移の累積である生き残りパスの尤もらしさを表すパス
   メトリックの値を保持するパスメトリックレジスタと、 前記２^K-1の状態のそれぞれについて、前記パスメトリ
   ックレジスタに保持する１シンボル時刻前のパスメトリ
   ックの値に、対応するブランチメトリックを加算し比較
   して、より尤もらしい状態遷移を選択することにより、
   パスメトリックのそれぞれの値を更新し当該シンボル時
   刻のパスメトリックの値とすると共に、このより尤もら
   しい状態遷移の選択情報をパス選択信号として出力する
   ＡＣＳ回路と、 Ｌを適宜の正整数とするとき、それぞれがＬ段の単位メ
   モリを備え、前記パス選択信号のそれぞれによって制御
   され、前記２^K-1の状態のそれぞれに対応する伝送信号
   系列の推定値をシンボル時刻ごとに順次シフトしながら
   記憶する２^K-1組のメモリ群と、外部から制御され、こ
   の２^K-1組のメモリ群の内の前記特定信号に対応する１
   つのメモリ群の各段の単位メモリの記憶内容を並列に取
   り込み順次出力するシフトレジスタとを有するパスメモ
   リと、 前記２^K-1の状態の内から、前記ＡＣＳ回路の更新する
   パスメトリックの値の最大値を与える１つの状態を検出
   し出力する最尤パス状態番号検出器と、 前記パスメモリの２^K-1組のメモリ群の内から、前記最
   尤パス状態番号検出器の出力に対応する１つのメモリ群
   を選択し、その最終段の単位メモリの記憶内容を出力す
   る第１のセレクタと、 外部から制御され、前記パスメモリのシフトレジスタの
   出力と、前記第１のセレクタの出力の何れかを選択して
   復号信号として出力する第２のセレクタと、 伝送信号系列の最初のビットに対応するパス選択信号に
   より前記パスメモリが制御された時点のＬ＋Ｋ−１シン
   ボル時刻後から前記特定信号の最終ビットに対応するパ
   ス選択信号により前記パスメモリが制御されるシンボル
   時刻の間は、前記第１のセレクタの出力を選択するよう
   前記第２のセレクタを制御し、前記特定信号の最終ビッ
   トに対応するパス選択信号により前記パスメモリが制御
   された時点で前記パスメモリの前記特定信号に対応する
   １つのメモリ群の記憶内容を取り込むよう前記シフトレ
   ジスタを制御すると共に、以降Ｌシンボル時刻の間、前
   記シフトレジスタの出力を選択するよう前記第２のセレ
   クタを制御する制御回路とを備えたことを特徴とするビ
   タビ復号装置。
2. 【請求項２】 拘束長３の畳み込み符号器により、末尾
   に２ビットの特定信号‘００’を付加した伝送信号系列
   から生成される畳み込み符号を順次受信し当該伝送信号
   系列に復号するビタビ復号装置において、 シンボル時刻ごとの受信データから前記畳み込み符号器
   の取り得た４通りの状態遷移のそれぞれの尤もらしさを
   表すブランチメトリックλ０、λ１、λ２、λ３を算出
   するブランチメトリック生成器と、 伝送信号の部分系列‘００’、‘０１’、‘１０’、
   ‘１１’のそれぞれが入力された場合の前記畳み込み符
   号器の状態番号をそれぞれ０、１、２、３とするとき、
   任意のシンボル時刻ｍにおいて状態番号０〜３のそれぞ
   れに至る状態遷移の累積である生き残りパスのそれぞれ
   の尤もらしさを表すパスメトリックΓ０（ｍ）、Γ１
   （ｍ）、Γ２（ｍ）、Γ３（ｍ）の値を保持するパスメ
   トリックレジスタと、 状態番号０〜３のそれぞれについて、前記パスメトリッ
   クレジスタに保持する１シンボル時刻前のパスメトリッ
   クの値Γ０（ｍ）〜Γ３（ｍ）と当該シンボル時刻ｍ＋
   １の受信データのブランチメトリックλ０、λ１、λ
   ２、λ３から下式、 Γ０（ｍ＋１）＝ｍａｘ（Γ０（ｍ）＋λ０，Γ２（ｍ）＋λ３） Γ１（ｍ＋１）＝ｍａｘ（Γ０（ｍ）＋λ３，Γ２（ｍ）＋λ０） Γ２（ｍ＋１）＝ｍａｘ（Γ１（ｍ）＋λ１，Γ３（ｍ）＋λ２） Γ３（ｍ＋１）＝ｍａｘ（Γ１（ｍ）＋λ２，Γ３（ｍ）＋λ１） に従って当該シンボル時刻ｍ＋１のブランチメトリック
   の値Γ０（ｍ＋１）〜Γ３（ｍ＋１）を算出、更新する
   と共に、それぞれ下式条件、 Γ０（ｍ）＋λ０≧Γ２（ｍ）＋λ３ Γ０（ｍ）＋λ３≧Γ２（ｍ）＋λ０ Γ１（ｍ）＋λ１≧Γ３（ｍ）＋λ２ Γ１（ｍ）＋λ２≧Γ３（ｍ）＋λ１ が真の場合‘０’となり、否の場合‘１’となるパス選
   択信号Ｓ０、Ｓ１、Ｓ２、Ｓ３を出力するＡＣＳ回路
   と、 Ｌを適宜の正整数とするとき、それぞれがＬ段の単位メ
   モリを備え、前記状態番号０〜３のそれぞれに対応し、
   前記パス選択信号Ｓ０〜Ｓ３のそれぞれによって制御さ
   れる第１、第２、第３および第４のメモリ群であって、
   それぞれ対応するパス選択信号が‘０’のとき‘０’を
   ラッチし対応するパス選択信号が‘１’のとき‘１’を
   ラッチする初段単位メモリと対応するパス選択信号が
   ‘０’のとき第１のメモリ群の前段の単位メモリのラッ
   チ内容をラッチし対応するパス選択信号が‘１’のとき
   第３のメモリ群の前段の単位メモリのラッチ内容をラッ
   チする第２〜第Ｌ段の単位メモリを備えた第１および第
   ２のメモリ群と、それぞれ対応するパス選択信号が
   ‘０’のとき‘０’をラッチし対応するパス選択信号が
   ‘１’のとき‘１’をラッチする初段単位メモリと対応
   するパス選択信号が‘０’のとき第２のメモリ群の前段
   の単位メモリのラッチ内容をラッチし対応するパス選択
   信号が‘１’のとき第４のメモリ群の前段の単位メモリ
   のラッチ内容をラッチする第２段〜第Ｌ段の単位メモリ
   を備えた第３および第４のメモリ群を有すると共に、外
   部から制御され、前記第１のメモリ群の各段の単位メモ
   リの記憶内容を並列に取り込み順次出力するシフトレジ
   スタを有するパスメモリと、 前記状態番号０〜３の内から、前記ＡＣＳ回路の算出、
   更新するパスメトリックの値の最大値を与える状態番号
   を検出し出力する最尤パス状態番号検出器と、 前記パスメモリの第１〜第４のメモリ群の内から、前記
   最尤パス状態番号検出器の出力に対応する１つのメモリ
   群を選択し、その最終段の単位メモリのラッチ内容を出
   力する第１のセレクタと、 外部から制御され、前記パスメモリのシフトレジスタの
   出力と、前記第１のセレクタの出力の何れかを選択して
   復号信号として出力する第２のセレクタと、 伝送信号系列の最初のビットに対応するパス選択信号に
   より前記パスメモリが制御された時点のＬ＋２シンボル
   時刻後から前記特定信号の最終ビットに対応するパス選
   択信号により前記パスメモリが制御されるシンボル時刻
   の間は、前記第１のセレクタの出力を選択するよう前記
   第２のセレクタを制御し、前記特定信号の最終ビットに
   対応するパス選択信号により前記パスメモリが制御され
   た時点で前記第１のメモリ群の記憶内容を取り込むよう
   前記シフトレジスタを制御すると共に、以降Ｌシンボル
   時刻の間、前記シフトレジスタの出力を選択するよう前
   記第２のセレクタを制御する制御回路とを備えたことを
   特徴とするビタビ復号装置。