JPH09247002A - ビタビ復号化装置およびビタビ復号化方法 - Google Patents

Abstract

(57)【要約】 【課題】 パスメモリを構成するメモリセルの不良を検
知するビタビ復号化装置を実現する。 【解決手段】 ビタビ復号装置６１に畳み込み符号化し
たデータを、連続して入力する。その後、ＡＣＳ装置６
３の偶数番目の状態に対応する出力と、テストデータ発
生回路５２から出力される値'0'のデータとの論理積を
パスメモリ３３の偶数番目の状態に対応するメモリセル
に連続して入力すると共に、ＡＣＳ装置６３の奇数番目
の状態に対応する出力と、テストデータ発生回路６２か
ら出力される値'1'のデータとの論理和をパスメモリ３
３の奇数番目の状態に対応するメモリセルに連続して入
力する。テスト回路６４は、パスメモリ３３の最終段か
らの出力について、排他的論理和を演算し、出力する。
この出力が論理シュミレーション値と同じであるとき、
パスメモリ３３は正常であると判断され、異なるとき、
パスメモリ３３は不良であると判断される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビタビ復号化装置
およびビタビ復号化方法に関し、特に、パスメモリを構
成するメモリセルの故障を検知するようにしたビタビ復
号化装置およびビタビ復号化方法に関する。

【０００２】

【従来の技術】従来より、データの伝送過程において発
生するノイズによるエラーを訂正することを目的とし
て、データ信号を符号化して伝送することが行われてき
た。

【０００３】図７は、拘束長３、符号化率1/2の畳み込
み符号化を行う符号化装置１の一例の構成を示してい
る。

【０００４】符号化装置１は、レジスタＲ１乃至レジス
タＲ３により構成される３ビットのシフトレジスタと２
つの排他的論理和回路（排他的論理和回路Ｅ１と排他的
論理和回路Ｅ２）とで構成されている。

【０００５】排他的論理和回路Ｅ１は、レジスタＲ１乃
至レジスタＲ３の情報ビットについて排他的論理和を計
算し、値Ｘ1として出力するようになされている。排他
的論理和回路Ｅ２は、レジスタＲ１とレジスタＲ３の情
報ビットについて排他的論理和を計算し、値Ｘ2として
出力するようになされている。

【０００６】レジスタＲ１に、１ビットの情報が入力さ
れると、レジスタＲ１に蓄積されていた情報ビットはレ
ジスタＲ２に、レジスタＲ２に蓄積されていた情報ビッ
トはレジスタＲ３に、それぞれシフトするようになされ
ている。

【０００７】いま、レジスタＲ１に蓄積されている情報
ビットの値がａであり、レジスタＲ２に蓄積されている
情報ビットの値がｂであるとき、レジスタＲ１に１ビッ
トの情報ビットが入力され、値Ｘ1と値Ｘ2が出力された
ものとする。

【０００８】このときのレジスタＲ１乃至Ｒ３に蓄積さ
れる情報ビットの値は、それぞれ、入力された情報ビッ
トの値、値ａ、および値ｂである。従って、１ビットの
情報ビットが入力されたときの符号化装置１の状態数
は、(ａ,ｂ)の組み合わせで決まる。すなわち、いまの
場合、(0,0),(0,1),(1,0),および(1,1)の４種類の状態
が存在する。一般に、レジスタの数がｎ個（拘束長が
ｎ）であるときの状態数は、2^(ｎ-1)（^はべき乗を示
す）で表すことができる。

【０００９】図８は、符号化装置１に対応するトレリス
線図である。

【００１０】図８には、符号化装置１の取り得る状態が
状態０乃至状態３で示されており、その各状態のときに
入力される情報ビットに対応して出力される値Ｘ1と値
Ｘ2が(Ｘ1 Ｘ2)として示されている。また、情報ビット
として0が入力されたときの状態遷移を実線で、1が入力
されたときの状態遷移を点線で、それぞれ示してある。

【００１１】例えば、状態０（ａ=ｂ=0）のとき、情報
ビットとして0が入力されると、(0 0)（Ｘ1=0とＸ2=0）
が出力され、状態０に遷移する（状態は変わらない）。
また、状態０（ａ=ｂ=0）のとき、情報ビットとして1が
入力されると、(1 1)（Ｘ1=1とＸ2=1）が出力され、状
態１に遷移する。

【００１２】このようにして符号化されたデータは、ラ
ンダムエラーの訂正能力が優れており、例えば、ビタビ
復号により最も確からしいパスを決定して復号データに
変換することで信頼性の高いデータを取得することがで
きる。

【００１３】図９は、値'8'で示される状態'8'には、２
つの状態（状態'4'と状態'36'）から遷移することがで
きることを示す図である。

【００１４】いま、6BITの値で表された状態で、第1BIT
(LSB)に値'0'が入る（第1BIT乃至第5BITの値は、それぞ
れ、第2BIT乃至第6BITにシフトする）ことにより、状態
８（6BITで表された値が'8'）(001000)になったものと
する。

【００１５】このとき、最初の状態としては、状態'4'
(000100)と状態'36'(100100)の２つの状態が考えられ
る。つまり、状態'4'の第6BIT目(MSB)の値'0'が出さ
れ、第1BITに値'0'が入った場合の状態'8'と、状態'36'
の第6BIT目の値'1'が出され、第1BITに値'0'が入った場
合の状態'8'の２つの状態である。

【００１６】このように、1BITの情報が入力された所定
の状態においては、常に、２つの状態からの遷移が存在
する。そして、所定の状態に、どちらの状態から遷移す
るのが最も確からしいかを、実際に伝送されてきたデー
タとのメトリックで表される距離を用いて決定するよう
にした復号が、ビタビ復号である。

【００１７】ここで、ビタビ復号のより具体的な例を、
図１０と図１１を参照して説明する。

【００１８】いま、符号化装置１の状態が初期値として
の状態０（ａ=ｂ=0）にあるとき、(0,1,0,0)の順で情報
ビットが符号化装置１に入力されたものとする。また、
この直後に入力データの終わりを意味するためのデータ
(0,0)が符号化装置１に入力されたものとする。つま
り、いまの場合、(0,1,0,0,0,0)の順でデータが符号化
装置１に入力され、この入力に対する符号データ(00,1
1,10,11,00,00)が出力される。

【００１９】この符号データに対し、第２BIT目と第５B
IT目にエラーが発生し、(01,11,00,11,00,00)のデータ
が伝送されてきたものとする。

【００２０】図１０は、このデータに対する３クロック
目までのトレリス線図を示している。

【００２１】ビタビ復号においては、（０段、状態０）
で、第１クロックで(01)が伝送されたとき、その状態か
ら遷移可能な（１段、状態０）と（１段、状態１）につ
いて、確からしさを示す枝（ブランチ）メトリックを求
めた後、パスメトリックを計算する。具体的には、各パ
スについての符号語（(00)と(11)）と実際の符号語(01)
を成分ごとに比較したときの差の総和を示すハミング距
離を計算してこれらの処理を行う。

【００２２】つまり、いまの場合、（０段、状態０）か
ら（１段、状態０）のパスについての枝メトリックは、
ハミング距離が1（符号語(00)と実際の符号語(01)を比
較すると、第１ビット目の差はなく、第２ビット目の差
が1であるので、0+1=1）であるため1となる。同様に、
（０段、状態０）から（１段、状態１）のパスについて
枝メトリックを求めると、1(=1+0)となる。このこと
と、（０段、状態０）のパスメトリックが0であること
から、（１段、状態０）と（１段、状態１）のパスメト
リックは、共に1(=0+1)である。

【００２３】次に、第２クロックで、(11)が伝送された
とき、各状態（（１段、状態０）と（１段、状態１））
から遷移可能な状態へのパスメトリックを求める。つま
り、（１段、状態０）から（２段、状態０）への枝メト
リックは2(=1+1)であり、（１段、状態０）のパスメト
リックは1であるので、（２段、状態０）のパスメトリ
ックは、3(=1+2)となる。同様に、（２段、状態１）、
（２段、状態２）、および（２段、状態３）のパスメト
リックは、それぞれ、1,2,および2である。

【００２４】次に、第３クロックで、(00)が伝送された
ときも、第３段の各状態について、パスメトリックを求
めるが、第３段の各状態には、それぞれ、２つの状態か
らの遷移が考えられる。そこで、いまの場合には、パス
メトリックが小さい方のパスを選択するようにする。例
えば、（第３段、状態０）には（第２段、状態０）から
のパスと、（第２段、状態２）からのパスが存在する
が、（第２段、状態０）からのパスによるパスメトリッ
クを計算すると、3となり、（第２段、状態２）からの
パスによるパスメトリックを求めると4となる。従っ
て、（第２段、状態０）からのパスを生き残りパスとし
て選択するようにする。

【００２５】このようにして、第６クロックまでの符号
語について、生き残りパスを求めたものを図１１に示
す。

【００２６】図１１では、(00,00,00,00,00,00)と(00,1
1,10,11,00,00)の２つのパスが生き残りパスとして示さ
れている（入力データにデータの終了を意味する(0,0)
を入力したため、最後の状態は必ず状態０になる）。こ
こで、さらに、この２つのパスによる符号系列と実際の
符号系列についてのハミング距離を求め、小さい方のパ
スを１つ選択する。つまり、(00,00,00,00,00,00)と(0
1,11,00,11,00,00)とのハミング距離は5であり、(00,1
1,10,11,00,00)と(01,11,00,11,00,00)とのハミング距
離は2であるので、最終的な生き残りパスとして(00,11,
10,11,00,00)を選択する。この符号系列は、符号化装置
１の出力データと同じであり、エラーが除去された符号
系列となっている。

【００２７】このようにして、伝送されてきた符号デー
タに含まれるエラーを訂正することができる。

【００２８】実際に、このビタビ復号を行うためには、
例えば、図８に示したようなトレリス線図に対応する構
造を有する、生き残りパスを記憶させるためのパスメモ
リが必要である。

【００２９】上述の例では、短い符号系列(00,11,10,1
1,00,00)の場合について説明したが、一般的な符号系列
はかなり長い。従って、ビタビ復号を厳密に行おうとす
る場合、符号系列が終了するまで生き残りパスを記憶し
ておく必要があるが、そのようにした場合、メモリセル
が膨大になるとともに、復号のための遅延時間も過大と
なる。そこで、通常、パスメモリに所定の長さの最新の
パスを記憶しておき、新しいパスを書き込む直前に、最
も古いパスの入力時点における復号語データを決定出力
し、最も古いパスを捨てるようにする。また、このパス
メモリに記憶する生き残りパスの情報を用いてビタビ復
号を行う場合、トレースバックによる方法とＲＥ（Regi
ster Exchange）法との２通りの復号方法がある。以
下、ＲＥ法を用いてビタビ復号を行う場合について説明
する。

【００３０】図１２は、拘束長７、符号化率1/2の畳み
込み符号を行う符号化装置１１の一例の構成を示してい
る。

【００３１】符号化装置１１は、レジスタＲ１１乃至レ
ジスタＲ１７により構成される７ビットのシフトレジス
タと２つの排他的論理和回路（排他的論理和回路Ｅ１１
と排他的論理和回路Ｅ１２）とで構成されている。

【００３２】排他的論理和回路Ｅ１１は、レジスタＲ１
１、レジスタＲ１３、レジスタＲ１４、レジスタＲ１
６、およびレジスタＲ１７の情報ビットについて排他的
論理和を計算し、２値信号の値Ｉとして出力するように
なされている。排他的論理和回路Ｅ１２は、レジスタＲ
１１乃至レジスタＲ１４とレジスタＲ１７の情報ビット
について排他的論理和を計算し、２値信号の値Ｑとして
出力するようになされている。

【００３３】レジスタＲ１１に、１ビットの情報が入力
されると、レジスタＲ１１に蓄積されていた情報ビット
はレジスタＲ１２にシフトするようになされている。同
様に、レジスタＲ１２乃至レジスタＲ１６に蓄積されて
いた情報ビットはレジスタＲ１３乃至レジスタＲ１７
に、それぞれシフトするようになされている。

【００３４】値Ｉと値Ｑは、それぞれ、ＱＰＳＫ(Quadr
ature Phase Shift Keying)変調回路（図示せず）に入
力されるようになされている。

【００３５】図１３は、従来のビタビ復号化装置２１の
一例の構成を示すブロック図である。

【００３６】ＱＰＳＫ復調回路より伝送されてくるＩチ
ャネル信号とＱチャネル信号はビタビ復号化装置２１の
ＢＭＣ回路３１に入力されるようになされている。

【００３７】ＢＭＣ回路３１は、各時刻に受信したＩチ
ャネル信号とＱチャネル信号において、理想的な伝送が
行われたときのＩ,Ｑ信号のとり得る４つの状態(Ｉ,Ｑ)
=(1,1),(1,-1),(-1,1),(-1,-1)との距離を表す枝メトリ
ックを計算し、ＡＣＳ(Add Compare Select)装置３２に
出力するようになされている。

【００３８】ＡＣＳ装置３２は、全状態に対応する６４
個のＡＣＳ回路（４１−０乃至４１−６３）を内蔵して
おり、ＢＭＣ回路３１より入力される枝メトリックに１
クロック前の所定のパスメトリックを加えた現時点のパ
スメトリックのうち、小さい方のメトリックを現状態の
パスメトリックとして生き残りパスを選択し、選択結果
を各状態毎にパスメモリ３３に出力するようになされて
いる。

【００３９】パスメモリ３３は、ＡＣＳ装置３２から入
力される６４個の生き残りパスの情報を各状態に対応す
るメモリセルに記憶するようになされている。

【００４０】多数決回路３４は、パスメモリ３３の最終
段より出力された生き残りパスの情報について多数決を
とり、その結果を復号データとして出力するようになさ
れている。

【００４１】図１４は、ＡＣＳ装置３２に内蔵されてい
るＡＣＳ回路４１−０の一例の構成を示すブロック図で
ある。図示は省略するが、他のＡＣＳ回路（４１−１乃
至４１−６３）も同様に構成されている。

【００４２】加算回路５１−０１は、時刻(ｔ-1)におけ
る状態のうち、ＡＣＳ回路４１−０に対応する状態に遷
移することができる所定の状態のパスメトリックＰＭ１
(ｔ-1)（所定のＡＣＳ回路４１−Ｌのフリップフロップ
５４−Ｌより入力されるパスメトリック）と、その遷移
が生じる時に入力される時刻ｔの枝メトリックＢＭ１
(ｔ)（ＢＭＣ回路３１より入力される枝メトリック）と
を加え、比較回路５２−０とセレクタ５３−０に出力す
るようになされている。

【００４３】加算回路５１−０２は、時刻(ｔ-1)におけ
る状態のうち、ＡＣＳ回路４１−０に対応する状態に遷
移することができる他の所定の状態のパスメトリックＰ
Ｍ２(ｔ-1)と、その遷移が生じる時に入力される時刻ｔ
の枝メトリックＢＭ２(ｔ)とを加え、比較回路５２−０
とセレクタ５３−０に出力するようになされている。

【００４４】比較回路５２−０は、加算回路５１−０１
と加算回路５１−０２より入力されるメトリックを大小
比較し、比較結果をセレクタ５３−０に出力するように
なされている。また、比較回路５２−０は、比較結果を
生き残りパスの情報として、パスメモリ３３の対応する
メモリセルに出力するようになされている。

【００４５】セレクタ５３−０は、比較回路５２−０か
らの比較結果に基づき、加算回路５１−０１と加算回路
５１−０２より入力されるパスメトリックのうち、小さ
い方のパスメトリックを選択し、フリップフロップ５４
−０に出力するようになされている。

【００４６】フリップフロップ５４−０は、マスタクロ
ックＣＫに対応して、所定のタイミング（１クロック遅
延させたタイミング）で、パスメトリックＰＭ(ｔ)を所
定のＡＣＳ回路４１−ｋの加算回路５１−ｋi（i=1また
は2）に出力するようになされている。

【００４７】図１５は、ＲＥ法によるビタビ復号を行う
パスメモリ３３を構成する、所定の段の状態０に対応し
たメモリセルＭＳ０の一例の構成を示す図である。な
お、図示は省略するが、所定の段の他のメモリセル（Ｍ
Ｓ１乃至ＭＳ６３）も、メモリセルＭＳ０と同様に構成
されている。

【００４８】メモリセルＭＳ０は、端子Ｓから供給され
る生き残りパスの情報（0または1）に対応して、１クロ
ック前の生き残りパスの情報を選択して記憶するように
なされている。

【００４９】セレクタＭＳ０−２の端子Ａと端子Ｂの他
端は、トレリス線図に従い、その１クロック前の状態に
対応したメモリセルに接続されている。端子Ａと端子Ｂ
に入力される１クロック前の２つの生き残りパスの情報
は、端子Ｓから入力されるＡＣＳ回路４１−０からの生
き残りパスの情報に従い、そのうちの１つが選択され、
端子Ｘから、ＤフリップフロップＭＳ０−１の端子Ｄに
出力されるようになされている。

【００５０】ＤフリップフロップＭＳ０−１の端子ＣＫ
には、マスタクロックＣＫが供給されており、端子Ｄに
入力された生き残りパスの情報は、マスタクロックＣＫ
の１クロック分、遅延されたタイミングで、次の段に対
応する所定の２つのメモリセルに供給されるようになさ
れている。

【００５１】図１６は、ＲＥ法における、パスメモリを
構成する第Ｎ段目と第(Ｎ+1)段目のメモリセルの接続関
係を示す図である。

【００５２】第Ｎ段目の各メモリセルは、図１２に示す
符号化装置１１のトレリス線図に対応するように前後の
メモリセル（第(Ｎ-1)段目と第(Ｎ+1)段目のメモリセ
ル）に接続されている。

【００５３】図中、入力Ｓ0乃至Ｓ63で示す入力データ
は、各状態に対応したＡＣＳ回路（４１−０乃至４１−
６３）から供給された生き残りパスの情報である。各状
態に対応した生き残りパスの情報が、マスタクロックＣ
Ｋ毎に、すべての対応するメモリセルに供給されるよう
になされている。

【００５４】図１６から判るように、各ＡＣＳ回路（４
１−０乃至４１−６３）からの生き残りパスの情報が時
刻ｔに入力されると、各段のメモリセルは、次段の所定
の２つのメモリセルにそれまで記憶していた生き残りパ
スの情報を出力するとともに、各ＡＣＳ回路（４１−０
乃至４１−６３）からの入力（生き残りパスの情報）に
従い、時刻(ｔ-1)に前段に記憶された生き残りパスの情
報を１つだけ選択して、記憶するようになされている。

【００５５】図１７は、図１６のパスメモリ３３におい
て、互いに接続された関係にある、第Ｎ段と第(Ｎ+1）
段のメモリセル（ＭＳm,ＭＳ(m+32),ＭＳ(2m)、および
ＭＳ(2m+1):0≦m≦31）を示している。

【００５６】すなわち、（第Ｎ段、状態m）に対応する
メモリセルＭＳmの出力端子Ｑは、（第(Ｎ+1）段、状態
(2m)）に対応するメモリセルＭＳ(2m)の入力端子Ａと、
（第(Ｎ+1）段、状態(2m+1)）に対応するメモリセルＭ
Ｓ(2m+1)の入力端子Ａとに接続されている。また、メモ
リセルＭＳ(m+32)の出力端子Ｑは、メモリセルＭＳ(2m)
の入力端子Ｂと、メモリセルＭＳ(2m+1)の入力端子Ｂと
に接続されている。

【００５７】図１８は、図１７に示すメモリセルに、Ａ
ＣＳ回路からの生き残りパスの情報の信号Ｓとマスタク
ロックＣＫを供給した場合のタイミングチャートを示し
ている。

【００５８】クロックＣＫが、図中、信号ＣＫで示す波
形を有するとき、この周波数に対応した信号Ｄ1（Ａ）
が、メモリセルＭＳmの端子Ａに入力される。同様に、
信号Ｄ2（Ｂ）が、メモリセルＭＳmの端子Ｂに、信号Ｄ
3（Ａ）が、メモリセルＭＳ(m+32)の端子Ａに、信号Ｄ4
（Ｂ）が、メモリセルＭＳ(m+32)の端子Ｂに、それぞれ
入力される。

【００５９】また、ＡＣＳ回路（４１−０乃至４１−６
３）からの生き残りパスの情報の信号が、図中、Ｓ(m),
Ｓ(m+32),Ｓ(2m),およびＳ(2m+1)で示す信号として、そ
れぞれ、メモリセルＭＳm、メモリセルＭＳ(m+32)、メ
モリセルＭＳ(2m)、およびメモリセルＭＳ(2m+1)の端子
Ｓに入力される。

【００６０】このときのメモリセルＭＳm、メモリセル
ＭＳ(m+32)、メモリセルＭＳ(2m)、およびメモリセルＭ
Ｓ(2m+1)の端子Ｑの出力を、図中、それぞれ、Ｑ(m),Ｑ
(m+32),Ｑ(2m),およびＱ(2m+1)の信号で示す。

【００６１】このタイミングチャートから、時刻ｔで、
第(Ｎ+1)段のメモリセル（ＭＳ(2m)またはＭＳ(2m+1)）
には、時刻(ｔ-1)における第Ｎ段の記憶データ（メモリ
セルＭＳm、またはメモリセルＭＳ(m+32)の記憶デー
タ）のうち、時刻ｔの端子Ｓからの入力（Ｓ(m),Ｓ(m+3
2),Ｓ(2m)、またはＳ(2m+1)）に従い、いづれか１つの
データが記憶され、さらに時刻(ｔ+1)に、第(Ｎ+1)段の
メモリセル（ＭＳ(2m)またはＭＳ(2m+1)）より、記憶さ
れたデータが第(Ｎ+2)段の所定のメモリセルに出力され
ることが判る。

【００６２】例えば、時刻(ｔ-1)で、メモリセルＭＳm
は、端子Ａと端子Ｂから、それぞれ、データＤ12または
Ｄ22の入力を受けるとともに、端子Ｓから、端子Ａを指
定するデータＡの入力を受けるため、データＤ12を記憶
する。

【００６３】次に、時刻ｔで、メモリセルＭＳmは、時
刻(ｔ-1)で記憶したデータＤ12を端子Ｑを介して、メモ
リセルＭＳ(2m)の端子ＡとメモリセルＭＳ(2m+1)の端子
Ａに出力する。メモリセル(2m)は、端子Ｓから、端子Ａ
を指定するデータＡの入力を受けるため、端子Ａから入
力されるデータＤ12を記憶する。

【００６４】続いて、時刻(ｔ+1)で、メモリセル(2m)
は、時刻ｔで記憶したデータＤ12を端子Ｑから、第(Ｎ+
2)段の所定のメモリセルの端子Ａに出力する。

【００６５】このようにして、第(Ｎ+1)段の１つのメモ
リセルからは、２クロック前（時刻(ｔ-1)）に第Ｎ段に
入力された４つのデータ（データＤ12、データＤ22、デ
ータ32、またはデータＤ42）のうち、１つが選択されて
出力される。

【００６６】つまり、時刻ｔにおいて、パスメモリ３３
の最終段には、時刻(ｔ-1)の時点に最終段の１つ前の段
のメモリセルに記憶されていた生き残りパスの情報が記
憶されていることになる。勿論、この時点（時刻ｔ）で
パスメモリの最終段に記憶されている生き残りパスの情
報はパスメモリの有する段数分（パスメモリの段数と同
じ数のクロック数分）、シフトされてきた生き残りパス
の情報である。

【００６７】すなわち、時刻ｔにパスメモリの最終段に
記憶された生き残りパスの情報は、例えば、パスメモリ
の段数をＺとすると、時刻(ｔ-Ｚ+1)にパスメモリの最
初の段に入力された生き残りパスの情報のうち、最終段
までシフトされてきた（毎クロック選択されてきた）最
も、確からしい生き残りパスの情報である。従って、パ
スメモリの段数が充分である場合、最終段に記憶された
生き残りパスの情報は、各状態でほぼ、統一された同じ
値（最も確からしい値）になる。このことは、時刻(ｔ-
Ｚ+1)で、各状態に、その値が入力されたとするのが最
も確からしいことを表している。従って、パスメモリ３
３の最終段に記憶された値のうち、大多数を占める値を
時刻(ｔ-Ｚ+1)に入力された生き残りパスの情報とみな
すことができる。

【００６８】従って、パスメモリ３３の最終段の各状態
に対応する値を、多数決回路に入力し、多数決回路で大
多数を占める値を選択することにより、時刻(ｔ-Ｚ+1)
に入力された符号語に対応する生き残りパスの情報を決
定することができる。

【００６９】

【発明が解決しようとする課題】しかしながら、例え
ば、いま、図１７のメモリセルＭＳ(m+32)が不良であ
り、その記憶内容にエラーが発生したものとする。

【００７０】具体的には、時刻(ｔ-1)で、メモリセルＭ
Ｓ(m+32)には、端子Ａと端子Ｂから、それぞれ、データ
Ｄ32とデータＤ42が入力されるとともに、端子Ｓから、
端子Ｂを指定するデータＢが入力されるので、データＤ
42が記憶される。このとき、エラーが発生し、実際には
データＥ42が記憶されたものとする。

【００７１】時刻ｔで、メモリセルＭＳ(m+32)は、デー
タＥ42を、端子Ｑを介してメモリセルＭＳ(2m)とメモリ
セルＭＳ(2m+1)の端子Ｂに出力するが、メモリセルＭＳ
(2m)とメモリセルＭＳ(2m+1)の端子Ｓには、いづれも端
子Ａを指定するデータＡが供給されるため、データＥ42
は、第(Ｎ+1)段のメモリセルには記憶（シフト）されな
いことになる。

【００７２】すなわち、図１６に示すように構成された
パスメモリにおいては、最も確からしい生き残りパスの
情報のみがメモリセル上をシフトして、最終段に到達す
るため、生き残りパス上にエラーが発生しない限り、生
き残りパスの情報に影響を及ぼさないことになる。その
結果、パスメモリに不良のメモリセルが存在しても、検
知することが困難となる。

【００７３】また、仮に、生き残りパス上にエラーが発
生し、パスメモリの最終段まで、エラーデータがシフト
されたとしても、最終段のデータのすべてについて多数
決の処理が行われ、その結果が生き残りパスの情報とし
て出力されるため、エラーデータが生き残りパスの情報
に与える影響は非常に小さい。よって、この場合にも、
パスメモリの不良を検知することが困難である。

【００７４】従って、ＲＥ法においては、パスメモリ３
３が上述のようにして使用されるため、パスメモリ３３
を構成するメモリセルの不良を検知することが困難であ
る課題があった。

【００７５】そこで、すべてのメモリセルの記憶内容が
最終段までシフトされるような符号データを用いて、パ
スメモリ内のエラーを検知することが考えられるが、ビ
タビ復号においては、ブランチメトリックとパスメトリ
ックの加算、その値の大小比較、および比較結果による
選択等の複雑な復号手法をとるため、容易にそのような
符号データを生成することができないとともに、試験の
自由度が低い課題があった。

【００７６】本発明はこのような状況に鑑みてなされた
ものであり、ＲＥ法に従い動作するパスメモリにおい
て、パスメモリを構成する不良のメモリセルの存在を、
容易に検知できるようにしたビタビ復号化装置を実現す
るものである。

【００７７】

【課題を解決するための手段】請求項１に記載のビタビ
復号化装置は、所定の時点における偶数番目の状態に対
応した生き残りパスの情報を、１または０のうち、いづ
れか一方の値に設定するとともに、奇数番目の状態に対
応した生き残りパスの情報を、１または０のうち、他方
の値に設定する設定手段と、設定された生き残りパスの
情報を、パスメモリに供給する供給手段とを備えること
を特徴とする。

【００７８】請求項３に記載のビタビ復号化方法は、所
定の時点における偶数番目の状態に対応した生き残りパ
スの情報を、１または０のうち、いづれか一方の値に設
定するとともに、奇数番目の状態に対応した生き残りパ
スの情報を、１または０のうち、他方の値に設定するス
テップと、設定された生き残りパスの情報を、パスメモ
リに供給するステップとを備えることを特徴とする。

【００７９】請求項１に記載のビタビ復号化装置におい
ては、設定手段が、所定の時点における偶数番目の状態
に対応した生き残りパスの情報を、１または０のうち、
いづれか一方の値に設定するとともに、奇数番目の状態
に対応した生き残りパスの情報を、１または０のうち、
他方の値に設定し、供給手段が、設定された生き残りパ
スの情報を、パスメモリに供給する。

【００８０】請求項３に記載のビタビ復号化方法におい
ては、所定の時点における偶数番目の状態に対応した生
き残りパスの情報が、１または０のうち、いづれか一方
の値に設定されるとともに、奇数番目の状態に対応した
生き残りパスの情報が、１または０のうち、他方の値に
設定され、設定された生き残りパスの情報が、パスメモ
リに供給される。

【００８１】

【発明の実施の形態】以下に本発明の実施例を説明する
が、特許請求の範囲に記載の各手段と以下の実施例との
対応関係を明かにするために、各手段の後の括弧内に、
対応する実施例（但し一例）を付加して本発明の特徴を
記述すると、次のようになる。但し、勿論この記載は、
各手段を記載したものに限定することを意味するもので
はない。

【００８２】請求項１に記載のビタビ復号化装置は、パ
スメモリに蓄積された生き残りパスの情報をＲＥ法によ
り分析し最尤復号データを生成するビタビ復号化装置に
おいて、所定の時点における偶数番目の状態に対応した
生き残りパスの情報を、１または０のうち、いづれか一
方の値に設定するとともに、奇数番目の状態に対応した
生き残りパスの情報を、１または０のうち、他方の値に
設定する設定手段（例えば、図２のＡＣＳ回路７１−
０）と、設定手段により設定された生き残りパスの情報
を、パスメモリに供給する供給手段（例えば、図２のＯ
Ｒ回路Ｏ１）とを備えることを特徴とする。

【００８３】請求項２に記載のビタビ復号化装置は、パ
スメモリの最終段のデータについて、排他的論理和を演
算する演算手段（例えば、図１のテスト回路６４）をさ
らに備えることを特徴とする。

【００８４】図１は、本発明のビタビ復号化装置６１の
一実施例の構成を示すブロック図である。図１におい
て、従来のビタビ復号化装置２１の場合と対応する部分
には同一の符号を付してあり、その説明は適宜省略す
る。

【００８５】テストデータ発生回路６２は、テストモー
ドの指令を受けたとき、ＡＣＳ装置６３の偶数番目のＡ
ＣＳ回路(７１−(2j):0≦j≦31）に対し、値'1'を有す
る１BITデータを、また、ＡＣＳ装置６３の奇数番目の
ＡＣＳ回路（７１−(2j+1)）に対し、値'0'を有する１B
ITデータを、それぞれ連続して供給するようになされて
いる。

【００８６】また、テストデータ発生回路６２は、通常
モード（テストモードではないモード）の指令を受けた
とき、ＡＣＳ装置６３の偶数番目のＡＣＳ回路（７１−
(2j)）に対し、値'0'を有する１BITデータを、ＡＣＳ装
置６３の奇数番目のＡＣＳ回路（７１−(2j+1)）に対
し、値'1'を有する１BITデータを、それぞれ連続して供
給するようになされている。

【００８７】ＡＣＳ装置６３は、生き残りパスの情報で
ある１ビットの出力データと、テストデータ発生回路か
ら入力される１BITデータとの論理和、または論理積を
演算し、パスメモリ３３に供給するようになされてい
る。

【００８８】テスト回路６４は、テストモードの指令を
受けたとき、パスメモリ３３の最終段から入力される生
き残りパスの情報について、排他的論理和を演算し、そ
の演算結果を外部の判定装置（図示せず）などに出力す
るようになされている。

【００８９】図２は、ＡＣＳ装置６３に内蔵されている
偶数番目のＡＣＳ回路７１−０の一実施例の構成を示す
ブロック図である。図２に示すＡＣＳ回路７１−０にお
いて、図１４に示す従来のＡＣＳ回路４１−０の場合と
対応する部分には同一の符号を付してあり、その説明は
適宜省略する。

【００９０】論理和回路Ｏ１は、比較回路５２−０から
入力される１BITデータとテストデータ発生回路６２か
ら入力される１BITデータとの論理和を演算し、パスメ
モリ３３の状態0に対応するメモリセルに入力するよう
になされている。すなわち、テストモードの場合、テス
トデータ発生回路６２から値'1'が供給されるので、Ａ
ＣＳ回路７１−０からパスメモリ３３に入力される１BI
Tデータは常に、値'1'を有するようになされている。な
お、図示は省略するが、他の偶数番目の状態に対応する
ＡＣＳ回路（７１−(2j)）も、ＡＣＳ回路７１−０と同
様に構成されている。

【００９１】図３は、ＡＣＳ装置６３に内蔵されている
奇数番目のＡＣＳ回路７１−１の一実施例の構成を示す
ブロック図である。

【００９２】論理積回路Ａ１は、比較回路５２−１から
入力される１BITデータとテストデータ発生回路５２か
ら入力される１BITデータとの論理積を演算し、パスメ
モリ３３の状態1に対応するメモリセルに出力するよう
になされている。すなわち、テストモードの場合、テス
トデータ発生回路６２から値'0'が供給されるので、Ａ
ＣＳ回路７１−１からパスメモリ３３に出力される１BI
Tデータは常に、値'0'を有するようになされている。な
お、図示は省略するが、他の奇数番目の状態に対応する
ＡＣＳ回路（７１−(2j+1)）も、ＡＣＳ回路７１−１と
同様に構成されている。

【００９３】図４は、テスト回路６４の一実施例の構成
を示すブロック図である。

【００９４】排他的論理和回路（ＥＸ−１乃至ＥＸ−６
３）は、２つの入力端子と１つの出力端子を有してお
り、２つの入力端子から入力されたデータについての排
他的論理和を演算し、出力端子より演算結果を出力する
ようになされている。

【００９５】テスト回路６４においては、パスメモリ３
３の最終段の各状態に対応した６４個のメモリセルから
の出力（64BIT）が、３２組の２つの出力BITの組み合わ
せに分割され、それぞれの組み合わせ対して、２つの出
力BITが排他的論理和回路（ＥＸ−１乃至ＥＸ−３２）
に入力されるようになされている。

【００９６】各排他的論理和回路（ＥＸ−１乃至ＥＸ−
３２）は、２つの入力BITの排他的論理和を演算し、次
段の排他的論理和回路（ＥＸ−３３乃至ＥＸ−４８）に
出力するようになされている。以下、同様にして、合計
６段の構成とされる排他的論理和回路（ＥＸ−１乃至Ｅ
Ｘ−６３）により、順次、２つの出力BITの排他的論理
和が段階的に演算され、最終的に、全出力が1BITデータ
とされる。以上のようにして生成された1BITデータは、
テスト回路６４からテスト結果データとして出力される
ようになされている。

【００９７】入力データとして、畳み込み符号器の出力
に誤りを加えないものを用いる場合、テスト回路６４か
ら出力されるテスト結果データは、その値が'1'である
とき、パスメモリ３３に不良のメモリセルが存在するこ
とを意味し、その値が'0'であるとき、パスメモリ３３
に不良のメモリセルが存在しないことを意味する。従っ
て、このテスト結果データを、外部のエラー判定装置
（図示せず）などに入力して、判定結果を出力すること
によりパスメモリ３３の故障を検知することができる。

【００９８】次に、パスメモリ３３の故障を検知するた
めの具体的なテスト方法について、図５のフローチャー
トを参照して説明する。

【００９９】図５のステップＳ１１で、テスト回路６４
に対し、テストモードでの動作を指示する指令を入力す
る。このとき、パスメモリ３３の最終段について、排他
的論理和を演算して出力するテスト回路５４が活性化さ
れる。

【０１００】続く、ステップＳ１２で、畳み込み符号化
された符号データを所定の時間（パスメモリ３３の段数
より多いクロック数で表される時間）の間、ビタビ復号
化装置６１に入力する。この符号データが、所定の時
間、連続してビタビ復号化装置６に入力されると、パス
メモリ３３の所定の段（第Ｘ段）以降のそれぞれの段に
は、すべて値'1'か値'0'で示される生き残りパスの情報
が記憶されることになる。このことについて、図６を参
照して説明する。

【０１０１】図６は、所定の時刻における生き残りパス
の状態を示した図である。この図に示したように、通
常、各状態（Ｓ0乃至Ｓ3）に対応する生き残りパスは所
定の過去の時刻（図中、第Ｘ段に対応する過去の時刻）
においては、一致することになる。

【０１０２】従って、ビタビ復号化装置６１に、連続し
て符号データを入力した場合、所定の過去の時刻にパス
メモリ３３に入力された生き残りパスの情報が、所定の
時刻（第Ｘ段に対応する時刻）まで、シフト（選択）さ
れたとき、その値は、どの状態においても同じ値とな
る。

【０１０３】図５のフローチャートの説明に戻り、続
く、ステップＳ１３で、エラー判定装置は、テスト回路
６４から出力される値が、値'0'であるか値'1'であるか
を判断する。

【０１０４】テスト回路６４から出力される値が、値'
1'であると判断された場合、ステップＳ１４で、外部の
エラー判定装置は、パスメモリ３３のメモリセルに不良
のメモリセルが存在するとした判定結果を出力する。メ
モリセルが正常であれば、上述したように第Ｘ段以降の
各段には、すべて値'1'、または、すべて値'0'となるの
で、最終段より出力されるデータについて、排他的論理
和を演算すると値'0'となる。また、その中に１つだけ
異なる値のデータが存在するとき（生き残りパス上のメ
モリセルに不良のものが存在するとき）は、排他的論理
和の演算結果は値'1'となる。従って、テスト回路６４
の出力が値'1'である場合、不良のメモリセルが存在す
ることを意味する。

【０１０５】一方、テスト回路５４から出力される値
が、値'0'である場合と判断された場合、ステップＳ１
５で、エラー判定装置は、メモリセルを構成するセレク
タは正常であるとした判定結果を出力する。

【０１０６】続く、ステップＳ１６で、テストデータ発
生回路６２に対し、テストモードでの動作を指示する指
令を入力する。このとき、上述したように、ＡＣＳ装置
６３からパスメモリ３３に入力されるテストデータにお
いては、偶数番目の状態に対応するメモリセルに入力さ
れるデータと、奇数番目の状態に対応するメモリセルと
に入力されるデータとが反転されたデータである（一方
が'1'のとき、他方は'0'である）。

【０１０７】後続のステップＳ１７で、エラー判定装置
は、テスト回路６４の出力が論理シュミレーション結果
と一致するか否かを判断する。

【０１０８】テスト回路６４から出力される値が、テス
ト回路６４の出力が論理シュミレーション結果と一致し
ないと判断された場合、ステップＳ１９で、エラー判定
装置は、パスメモリ３３のメモリセルに不良のメモリセ
ルが存在するとした判定結果を出力する。

【０１０９】一方、テスト回路６４から出力される値
が、テスト回路６４の出力が論理シュミレーション結果
と一致すると判断された場合、ステップＳ１８で、エラ
ー判定装置は、メモリセルを構成するセレクタは正常で
あるとした判定結果を出力する。

【０１１０】ここで、入力されたテストデータに対する
テスト結果データの値についての説明を行う。

【０１１１】パスメモリ３３のメモリパス間のデータシ
フトについては、図１７と図１８を参照して、既に説明
した。すなわち、第Ｎ段のメモリセルＭＳmとメモリセ
ルＭＳ(m+32)に記憶された生き残りパスの情報は、１ク
ロック後に第(Ｎ+1)段のメモリセルＭＳ(2m)またはメモ
リセルＭＳ(2m+1)のいずれかにシフトされるのであり、
第(Ｎ+1)段のその他のメモリセルにシフトされることは
ない。

【０１１２】従って、第Ｎ段のメモリセルＭＳmとメモ
リセルＭＳ(m+32)の両方の記憶内容が、第(Ｎ+1)段のメ
モリセルにシフトされる場合としては、メモリセルＭＳ
mの記憶内容がメモリセルＭＳ(2m)にシフトし、かつ、
メモリセルＭＳ(m+32)の記憶内容がメモリセルＭＳ(2m+
1)にシフトする場合か、メモリセルＭＳmの記憶内容が
メモリセルＭＳ(2m+1)にシフトし、かつ、メモリセルＭ
Ｓ(m+32)の記憶内容がメモリセルＭＳ(2m)にシフトする
場合の２通りが存在する。

【０１１３】前者の場合は、メモリセルＭＳ(2m)の端子
Ｓより、端子Ａ（メモリセルＭＳmからの入力）を選択
することを意味する値'0'が入力され、かつ、メモリセ
ルＭＳ(2m+1)の端子Ｓより、端子Ｂ（メモリセルＭＳ(m
+32)からの入力）を選択することを意味する値'1'が入
力された場合である。

【０１１４】一方、後者の場合は、メモリセルＭＳ(2m)
の端子Ｓより、端子Ｂ（メモリセルＭＳ(m+32)からの入
力）を選択することを意味する値'1'が入力され、か
つ、メモリセルＭＳ(2m+1)の端子Ｓより、端子Ａ（メモ
リセルＭＳmからの入力）を選択することを意味する値'
0'が入力された場合である。

【０１１５】すなわち、メモリセル(2m)（偶数番目の状
態）とメモリセル(2m+1)（奇数番目の状態）の端子Ｓの
それぞれに、値'1'と値'0'が入力された場合、または、
値'1'と値'0'が入力された場合に、第Ｎ段のメモリセル
ＭＳmとメモリセルＭＳ(m+32)の記憶内容が、第(Ｎ+1)
段のメモリセルＭＳ(2m)とメモリセルＭＳ(2m+1)にシフ
トされる。また、このとき、データのシフトが行われる
２つのメモリセルは、第Ｎ段のメモリセルと第(Ｎ+1)段
のメモリセルとが１対１で対応しているため、第Ｎ段に
記憶されたすべての状態に対応するデータは、第(Ｎ+1)
段のすべての状態に１対１でシフトされる。

【０１１６】従って、ＡＣＳ装置６３より入力される生
き残りパスの情報（パスメモリ３３を構成するメモリセ
ルの端子Ｓに供給されるデータ）が、偶数番目の状態と
奇数番目の状態とで、互いに反転した値である場合（テ
ストモードの場合）、パスメモリ３３の各段に記憶され
たデータのすべてが、確実に次段にシフトされることに
なる。

【０１１７】このようにして、偶数番目の状態に対応す
るデータと奇数番目に対応するデータとが、互いに反転
値であるようなテストデータをＡＣＳ装置５３からの入
力としてパスメモリ３３に連続して供給することで、す
べてのパスメモリの記憶内容が順次、次段に、繰り返し
シフトされ、特に、第Ｘ段以降の段に記憶されていた
値'0'または値'1'が、最終段までシフトされる。

【０１１８】すなわち、第Ｘ段以降の段に記憶されてい
た値'0'または値'1'が、最終段より出力されることにな
る。

【０１１９】また、このシフトに関与するメモリセルの
一つに故障が発生している場合、パスメモリ３３の最終
段から出力される値'0'または値'1'のデータの中に１つ
だけ異なる値を持つデータが含まれることになる。

【０１２０】これら２つの状態は、前述したように、パ
スメモリ３３の最終段に記憶されたすべてのデータにつ
いて排他的論理和を演算することで識別することができ
る。すなわち、最終段に記憶された値が、すべて値'0'
または値'1'である場合、演算結果は値'0'となり、値'
0'または値'1'の中に１つだけ、それとは異なる値のデ
ータが含まれるとき、演算結果は値'1'となる。従っ
て、テスト回路６４の出力が値'1'である場合、パスメ
モリ３３を構成するメモリセルに不良のものが存在する
と判定することができ、その出力が値'0'である場合、
パスメモリ３３を構成するメモリセルは正常であると判
定することができる。

【０１２１】一方、第Ｘ段より入力段に近い側では、各
段のすべての状態が値'0'または値'1'になっているとは
限らない。従って、この部分のデータが、テストデータ
（偶数番目の状態と奇数番目の状態が、互いに反転値で
あるデータ）によって、パスメモリ３３の最終段までシ
フトされたとき、最終段の値は、一致するとは限らな
い。つまり、パスメモリ３３に故障がない場合において
も、テスト回路６４の出力は値'0'となるとは限らな
い。しかしながら、以下の方法によって、故障を検出す
ることが可能である。

【０１２２】すなわち、テスト回路６４は、一致検出回
路であると同時に、６４個の入力のうち、値'1'の数が
奇数であるか偶数であるかを示す回路でもある。従っ
て、第Ｘ段以前の所定の段で、論理シュミレーション上
は、値'1'の数が奇数個であるが、例えば、縮退故障（0
または1に固定してしまう故障）により、値'1'が値'0'
になったり、値'0'が値'1'に変わってしまうと、値'1'
の数が偶数となってしまう。そして、これらのデータが
最終段までシフトされた後、テスト回路６４に入力され
ると、本来の出力（値'1'）とは異なる出力（値'0'）が
得られるため、途中に故障が存在することが検出され
る。

【０１２３】このようにして、最初に、符号データをビ
タビ復号化装置６１に入力することで、ＡＣＳ装置６３
からの出力データをランダムなデータとすることができ
るため、各メモリセルのセレクタについてのテストを行
うことができる。また、その後、偶数番目と奇数番目に
対応するメモリセルに、それぞれ、反転した値のデータ
を入力することで、すべてのメモリセルの記憶データを
最終段までシフトさせることができるため、すべてのメ
モリセルについてのテストを行うことができる。

【０１２４】以上のようにして、パスメモリを構成する
メモリセルの故障を容易に検知することができる。

【０１２５】また、上述のテストデータを使用すること
により、すべてのメモリセルからシフトされたデータが
最終段より出力されるため、生き残りパス上にないメモ
リセルの不良も検知することができる。

【０１２６】さらに、簡易なＡＮＤ回路とＯＲ回路を用
いてテストデータを生成することができるため、安価、
かつ、簡易な構成でパスメモリの不良を検知するビタビ
復号化装置を実現することができる。

【０１２７】なお、上記実施例においては、畳み込み符
号化した符号データをビタビ復号化装置６１に入力した
後に、テストデータをパスメモリ３３に入力するように
したが、例えば、テストデータを連続的にパスメモリ３
３に入力し、パスメモリ３３の最終段より同数の値'1'
と値'0'が出力されたとき、パスメモリ３３を構成する
メモリセルは正常であると判定し、値'1'と値'0'の数が
異なるとき、パスメモリ３３を構成するメモリセルに不
良のものが存在すると判定することも可能である。

【０１２８】

【発明の効果】以上のように請求項１に記載のビタビ復
号化装置および請求項３に記載のビタビ復号化方法によ
れば、所定の時点における偶数番目の状態に対応した生
き残りパスの情報を、１または０のうち、いづれか一方
の値に設定するとともに、奇数番目の状態に対応した生
き残りパスの情報を、１または０のうち、他方の値に設
定し、設定された生き残りパスの情報を、パスメモリに
供給するようにしたので、パスメモリを構成するメモリ
セルについて、動作の不良を検知することができる。

【図面の簡単な説明】

【図１】本発明のビタビ復号化装置６１の一実施例の構
成を示すブロック図である。

【図２】ＡＣＳ回路７１−０の一実施例の構成を示すブ
ロック図である。

【図３】ＡＣＳ回路７１−１の一実施例の構成を示すブ
ロック図である。

【図４】テスト回路６４の一実施例の構成を示すブロッ
ク図である。

【図５】パスメモリ３３を構成するメモリセルのテスト
時の処理を説明するフローチャートである。

【図６】所定の時刻における生き残りパスの状態を示す
図である。

【図７】拘束長３、符号化率1/2の畳み込み符号を行う
符号化装置１の一例の構成を示す図である。

【図８】図７の符号化装置１に対応するトレリス線図で
ある。

【図９】ビタビ復号の原理を説明する図である。

【図１０】図８のトレリス線図を用いたビタビ復号の原
理を説明する第１の図である。

【図１１】図８のトレリス線図を用いたビタビ復号の原
理を説明する第２の図である。

【図１２】拘束長７、符号化率1/2の畳み込み符号を行
う符号化装置１１の一例の構成を示す図である。

【図１３】ビタビ復号化装置２１の一例の構成を示すブ
ロック図である。

【図１４】ＡＣＳ装置３２に内蔵されているＡＣＳ回路
４１−０の一例の構成を示すブロック図である。

【図１５】パスメモリ３３を構成するメモリセルＭＳ０
の一例の構成を示すブロック図である。

【図１６】メモリセルの接続関係を示す第１の図であ
る。

【図１７】メモリセルの接続関係を示す第２の図であ
る。

【図１８】図１７に示すメモリセルのタイミングチャー
トを示す図である。

【符号の説明】

Ｒ１乃至Ｒ３,Ｒ１１乃至Ｒ１７ レジスタ, Ｅ１,Ｅ
２,Ｅ１１,Ｅ１２ 排他的論理和回路, ＭＳ０ メモ
リセル, ＭＳ０−１ Ｄフリップフロップ,ＭＳ０−２
セレクタ, １１ 符号化装置, ２１ ビタビ復号化
装置, ３１ＢＭＣ回路, ３２ ＡＣＳ装置, ３３
パスメモリ, ３４ 多数決回路,４１−０,４１−１
ＡＣＳ回路, ５１−０１,５１−０２,５１−１１,５１
−１２ 加算回路, ５２−０,５２−１ 比較回路,
５３−０,５３−１ セレクタ, ５４−０,５４−１
フリップフロップ, ６１ ビタビ復号化装置, ６２テ
ストデータ生成回路, ６３ ＡＣＳ装置, ６４ テス
ト回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 パスメモリに蓄積された生き残りパスの
   情報をＲegister Ｅxchange法により分析し最尤復号デ
   ータを生成するビタビ復号化装置において、 所定の時点における偶数番目の状態に対応した生き残り
   パスの情報を、１または０のうち、いづれか一方の値に
   設定するとともに、奇数番目の前記状態に対応した前記
   生き残りパスの情報を、１または０のうち、他方の値に
   設定する設定手段と、 前記設定手段により設定された前記生き残りパスの情報
   を、前記パスメモリに供給する供給手段とを備えること
   を特徴とするビタビ復号化装置。
2. 【請求項２】 前記パスメモリの最終段のデータについ
   て、排他的論理和を演算する演算手段をさらに備えるこ
   とを特徴とする請求項１に記載のビタビ復号化装置。
3. 【請求項３】 パスメモリに蓄積された生き残りパスの
   情報をＲegister Ｅxchange法により分析し最尤復号デ
   ータを生成するビタビ復号化方法において、 所定の時点における偶数番目の状態に対応した生き残り
   パスの情報を、１または０のうち、いづれか一方の値に
   設定するとともに、奇数番目の前記状態に対応した前記
   生き残りパスの情報を、１または０のうち、他方の値に
   設定するステップと、 設定された前記生き残りパスの情報を、前記パスメモリ
   に供給するステップとを備えることを特徴とするビタビ
   復号化方法。