KR100412934B1

KR100412934B1 - 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한초고속 비터비 디코더

Info

Publication number: KR100412934B1
Application number: KR10-2001-0035314A
Authority: KR
Inventors: 손홍락; 박영수
Original assignee: 김형석
Priority date: 2001-06-21
Filing date: 2001-06-21
Publication date: 2003-12-31
Also published as: KR20020096621A; US6968495B2; US20020199154A1

Abstract

본 발명은 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속 비터비 디코더에 관한 것이다. 본 발명은 디코딩을 위한 경로 메모리(Path Memory)의 제거하고, 트렐리스 다이아그램 상의 각 노드에 최적화 계산을 수행할 수 있는 아날로그 신호처리 회로를 구성한다. 특히, 아날로그 신호처리셀은 자신의 기준 입력 혹은 이 전의 처리단으로부터 인가된 신호들 중 최대값을 취하는 연산을 아날로그 회로에 수행하고, 최종열과 최초열이 상호 연결되어 순환적으로 반복 디코딩 될 수 있도록 순환적 연결 구조인 것을 특징으로 한다.

본 발명에 의하면, 트리거신호를 이용하여 하드웨어적으로 디코딩함으로써 디코딩 속도가 더욱 빠르게 될 뿐 아니라, 기존의 비터비 디코더보다 짧은 경로를 구성하여도 정확한 디코딩이 가능하고 전력소모가 낮아지는 장점이 있다.

Description

아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속 비터비 디코더{SUPER HIGH SPEED VITERBI DECODER USING CIRCULARLY CONNECTED 2-DIMENSIONAL ANALOG PROCESSING CELL ARRAY}

본 발명은 아날로그 비터비 디코더(Viterbi Decoder)에 관한 것이다. 더욱 상세하게는 비터비 디코더의 트렐리스 다이아그램(Trellis Diagram)에서의 각 노드의 기능을 수행할 수 있는 아날로그 신호 처리 셀을 간단한 회로로 구현하고, 이 셀 들을 연결하여 2차원 병렬처리 구조를 구성하며, 마지막 열의 셀들을 처음 열의 셀들과 연결하여 순환적으로 연결되게 함으로써 디코딩을 위한 경로 메모리를 필요치 않으면서도 아날로그 신호 처리 셀의 2차원 배열을 사용하여 병렬 처리함으로써 디코딩을 고속화시킬 수 있는 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속 비터비 디코더에 관한 것이다.

데이터 통신이나 마그네틱 디스크 리더의 신호가 초고속이 되면 신호의 왜곡 정도가 심해지기 때문에 왜곡 신호의 정정이 매우 중요하게 필요하다. 비터비 디코더는 이 왜곡 신호 정정 통신을 위한 기술로서 컨볼루션 코드(Convolutional Code)를 최적화 기법을 사용하여 디코딩하기 때문에 우수한 신호 정정 효율을 갖는다.

이 디코더는 최적 경로를 찾는데 효과적인 동적 계획법(Dynamic Programming)의 단순 모델로서 여러 단계의 계산을 거친 후에 누적된 결과 값으로부터 최적경로를 결정하여 에러를 정정하는 원리이다.

비터비 디코더는 도 1과 같은 트렐리스 다이아그램(Trellis Diagram)의 각 가지(branch)에 할당된 고유 코드와 실제 입력된 신호와의 차 값을 거리값(Metric)으로 사용하여 시간 경과에 따른 누적 거리 값이 최소가 되는 최적 경로를 찾으며 이 경로가 거치는 가지에 해당하는 코드를 활용하여 디코딩하는 방법이다. 예를 들면, 도 1에서 이 최적 경로가 트렐리스 다이아그램의 실선에 해당하는 가지를 지났다면 0으로 디코딩하고 점선을 지나면 1로 디코딩 한다. 수신된 신호들은 실제 송신 신호와는 차이가 있을 수 있으나 누적된 차이 값이 최소인 경로를 찾게 되므로 잡음이 첨가된 정보라고 하더라고 정정이 가능하다.

비터비 디코더의 핵심 연산은 단순형의 동적계획법(Dynamic Programming) 이다. 동적계획법은 각 노드들에 다음과 같은 연산을 하는 연산 유니트를 설치하여 목적지에 이르는 최단거리를 아래의 수학식 1과 같이 계산하는 방법이다.

여기서 D_k,l은 셀(k, l)로부터 목적지에 이르는 최단 거리이고, d_ij,kl은 셀 (i, j) 로부터 셀 (k, l) 간의 부분 거리이다. 또 S는 셀 (i, j) 주위의 셀 집합이고 min은 열거된 항목들 중 최소 값을 출력하는 함수이다.

이 디코딩을 위해서 트렐리스 다이아그램의 각 노드는 상기의 수학식 1과 같이 이전 노드들로부터 전달되는 누적 거리 정보와 각 가지의 거리정보 간의 덧셈을 수행한다. 또, 이렇게 입력된 여러 경로의 누적 거리 정보 중 최소 값을 갖는 경로를 선택하기 위한 min 연산을 수행한다.

한편 기존의 비터비 디코더 칩들은 트렐리스 다이아그램에서의 모든 노드들을 하드웨어로 구현하지 않고, 그 중, 한 열(Column)에 해당하는 노드들만을 설치하여 이들이 반복적인 처리를 수행하는 동안, 각 단계에서의 결과 값만을 경로 메모리에 저장하여 최적 경로를 찾는데 사용한다. 도 2a는 종래의 디지털 비터비 디코더의 전기회로도이고, 도 2b는 종래의 아날로그 비터비 디코더 전기회로도다.

그러나 이러한 기존의 디지털 비터비 디코더는 수신된 아날로그 신호에 대해 여러 레벨의 아날로그/디지털 변환을 해야하는데, 고속의 A/D 변환기는 전력 소모가 매우 많고 각 셀의 연산을 위한 디지털 회로로는 처리할 수 있는 통신 속도에 제한이 있는 문제점이 있다.

그리하여 이에 대한 보완책으로 아날로그 입력신호를 디지털로 변환하지 않고 아날로그 회로를 이용하여 처리하는 방법도 최근 발표되고 있다.

그러나 이러한 방법에서는 아날로그 회로를 사용하기 때문에 A/D 변환기에 의한 전력소모가 없고, 각 노드에서의 처리 속도도 개선되지만, 디지털 비터비 디코더처럼 처리결과를 디지털 메모리에 저장하므로 경로 저장용 디지털 메모리가 필요하며, 또한 메모리 상에서 최적 경로 계산을 위한 역추적(Back-Tracking)과정이 필요하므로 디코딩 시간에 있어서는 획기적인 개선결과를 얻지 못하는 문제점이 있다.

따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로, 디코딩을 위한 경로 메모리(Path Memory)의 제거하고, 트렐리스 다이아그램 상의 각 노드에 최적화 계산을 수행할 수 있는 아날로그 신호처리 회로를 구성하여 회로를 간략화시키고, 또한 디코딩을 연속적으로 처리하기 위해서 2 차원 신호처리 셀 들의 마지막 열들이 처음의 열들에 연결되는 순환구조를 구성하고, 트리거신호를 이용하여 하드웨어적으로 디코딩함으로써 디코딩 속도가 더욱 빠르게 될 뿐 아니라, 기존의 비터비 디코더보다 짧은 경로를 구성하여도 정확하고, 고속으로 디코딩이 가능하도록 하는데 있다.

도 1은 일반적 비터비 디코더의 트렐리스 다이아그램을 나타낸 도면,

도 2a는 종래의 디지털 비터비 디코더의 전기회로도,도 2b는 종래의 아날로그 비터비 디코더 전기회로도,

도 3은 본 발명에 따른 아날로그 비터비 디코더의 구성을 나타낸 도면,

도 4는 도 3의 구성을 상세히 나타내는 전기회로도.

<도면중 주요부분에 대한 부호의 설명>

110 : 아날로그 신호 처리 셀 120 : 처리단 지시기

130 : 상태 지시기 140 : 콘덴서부

150 : 제 1스위치부 160 : 제 2스위치부

170 : 최대값 연산회로 180 : 제 3스위치부

190 : 신호변화 감지회로 200 : 펄스 발생회로

상기와 같은 목적을 달성하기 위한 본 발명의 구성은

초고속 비터비 디코더에 있어서, 트렐리스 다이아그램상의 각 노드 위치에 설치되는 아날로그 신호처리 셀과,

셋팅된 비트의 위치에 따라 처리단을 순차적으로 지시하는 처리단 지시기와,

셋팅된 비트의 위치에 따라 n번째 상태임을 지시하는 상태 지시기와,

아날로그 신호사 수신되면 상기 처리단 지시기의 제어에 따라 스위칭되어 순차적으로 수신되는 아날로그 신호를 저장하는 콘덴서부와;

상기 콘덴서부중 특정 콘덴서에 상기 아날로그 신호를 인가하는 제 1스위치부와,

상기 처리단 지시기의 셋팅 위치와 상기 상태 지시기의 셋팅 위치에 의해 특정 셀에 기준 입력 신호를 인가하는 제 2 스위치부와,

상기 아날로그 신호처리 셀과 제 3 스위치부사이에 연결되며, 각 처리단에 위치한 아날로그 신호처리 셀출력 들 중 최대값을 출력하는 최대값 연산회로와,

상기 처리단 지시기의 처리단 지시 비트에 의해 스위칭되어 상기 최대값 연산회로로부터 출력되는 신호를 신호변화 감지회로에 인가하는 제 3스위치부와,

상기 제 3스위치부로부터 출력되는 출력 신호를 받아 출력값의 변화를 감지하는 신호변화 감지회로와,

상기 신호변화 감지회로로부터 출력되는 출력값의 변화를 펄스 형태로 출력하여 최종 디코딩 비트를 표현하는 펄스발생회로를 포함하는 것을 특징으로 한다.상기 아날로그 신호처리셀(110)은 자신의 기준 입력 혹은 이 전의 처리단으로부터 인가된 신호들 중 최대값을 취하는 연산을 아날로그 회로에 수행한다. 또한, 상기 아날로그 신호처리 셀(110)들은 최종열과 최초열이 상호 연결되어 순환적으로 반복 디코딩 처리될 수 있도록 순환적 연결 구조 인 것을 특징으로 한다.

이하, 본 발명에 의한 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속 비터비 디코더의 구성을 도 3 및 도 4를 참조하여 상세하게 설명하기로 한다.

도 3은 본 발명에 따른 아날로그 비터비 디코더의 구성을 나타낸 도면이고, 도 4는 도 3의 구성을 상세히 나타내는 전기회로도이다.

도 3 및 도 4를 참조하면, 본 발명에 따른 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속 비터비 디코더(100)는 아날로그 신호 처리 셀(110)과, 처리단 지시기(120)와, 상태 지시기(130)와, 콘덴서부(140)와, 제 1스위치부(150)와, 제 2스위치부(160)와, 최대값 연산회로(170)와, 제 3스위치부(180)와, 신호변화 감지회로(190)와, 펄스 발생회로(200)로 구성된다.

아날로그 신호 처리 셀(110)은 트렐리스 다이아그램상의 각 노드 위치에 설치되고, 자신의 입력과 세로열로 이루어진 셀들의 집합인 처리단중 앞의 처리단으로부터 연결된 입력중 최대값을 취하도록 감산과 최대값 연산을 수행하여 아날로그 신호 처리가 가능하며, 최종열이 최초열과 연결되어 순환형 연결 구조인 2차원 병렬 처리 구조를 가진다.상기 아날로그 신호처리셀은 자신의 입력과 세로열로 이루어진 셀들의 집합인 처리단중 앞의 처리단으로부터 연결된 입력중 최대값을 취하도록 감산과 최대값 연산을 아날로그 방식의 신호처리에 의해 수행하는 것이 특징이다.

처리단 지시기(120)는 입력되는 클럭 신호에 따라 셋팅된 비트의 위치에 따라 처리단을 순차적으로 지시한다.

상태 지시기(130)는 임의로 셋팅된 비트의 위치에 따라 n번째 상태임을 지시하며, 디코딩 결과에 의해 천이될 상태가 결정되면 천이 논리에 의해 다음 비트 디코딩을 위한 새로운 상태를 지시한다.

콘덴서부(140)는 처리단 지시기(120)에 각 데이터 비트가 입력될 때 발생되는 출력 비트의 수인 코드 심볼의 수만큼 각 처리단에 구비되며, 입력되는 아날로그 데이터를 저장한다.

제 1스위치부(150)는 처리단 지시기(120)의 제어에 따라 스위칭되어 아날로그 데이터가 입력되면 처리단 지시기(120)가 현재 지시하는 처리단 위치보다 한 단계전인 처리단에 연결된 콘덴서부(140)중 특정 콘덴서군에 아날로그 데이터를 저장한다.

제 2스위치부(160)는 처리단 지시기(120)의 제어에 의해 스위칭되어 처리단 지시기(120)의 셋팅 위치와 상태 지시기(130)의 셋팅 위치에 의해 특정 셀에 기준 입력 신호를 인가하여 특정 셀 및 상호 연결된 아날로그 신호 처리 셀(110)들로 외부로부터 입력되는 기준 입력 신호를 전파한다.

최대값 연산회로(170)는 각각의 처리단에 소속된 셀들 중 최대값을 취하여 출력한다.

제 3스위치부(180)는 외부로부터 입력되는 디코딩 펄스에 의해 스위칭되어 최대값 연산회로로부터 출력되는 신호를 타단으로 인가한다.

신호변화 감지회로(190)는 제 3스위치부(180)로부터 출력되는 출력 신호를 모니터링하여 출력값의 변화를 감지한다.

펄스 발생회로(200)는 신호변화 감지회로(190)로부터 출력되는 출력값의 변화를 펄스 형태로 출력한다.

이하 본 발명에 따른 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속 비터비 디코더의 동작을 도 3 및 도 4를 참조하여 상세하게 살펴보면 다음과 같다.

먼저 본 발명의 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속비터비 디코더는 수정된 동적 계획법이 사용되는데, 이러한 수정된 동적 계획법은 상기의 수학식 1을 변형시켜 구현할 수 있다. 이를 위해서 y_k,l값을 임의의 상수 값 I_ref로부터 D_k,l의 차로 정의하면 아래의 수학식 2 및 수학식 3과 같다.

이 D_k,l을 수학식 1에 대입하면 아래의 수학식 3과 같다.

또한 수학식 2를 y_i,j에 대해서 표현하면 아래의 수학식 5와 같다.

그리고 수학식 5의 D_i,j를 수학식 4식에 대입하면 아래의 수학식 6과 같다.

상기와 같이 수학식 6이 되어 최대값 연산과 감산으로 표현된다. 아날로그신호 처리 셀을 이용하여 수학식 6의 우변을 계산하게 한다면 셀 (i, j)로부터 목적지 셀까지의 최단 거리는 각 셀의 출력y_i,j값을 수학식 3에 대입함으로써 계산할 수 있다. 그런데, 목적지에 해당되는 셀로부터 목적지까지의 최단 거리 D_i,j는 0이어야 한다는 경계조건을 이용하면, 목적지에서의 y_i,j값은 수학식 5로부터 I_ref가 된다. 따라서, 모든 셀에 대한 출력은 (i, j)의 목적지 여부에 따라 아래의 수학식 7과 같이 정리할 수 있다.

그런데 I_ref값을 목적지에 해당하는 셀의 출력으로 나타나게 하면, 각 셀들이 수학식 6과 같이 d_ij,kl만큼씩 감소시키며 주변으로 전파하게된다. 따라서 이 I_ref값은 주변의 모든 셀의 출력에 비해 큰 값이므로 수학식 7의 (가)항을 (나)항의 식에 추가하여 아래의 수학식 8과 같이 표현할 수 있다.

여기에서 u_i,j는 아래의 수학식 9이다.

수학식 9에서 (i, j)가 목적지의 셀인 경우는 u_i,j=I_ref이고, 수학식 8에서 다른 입력 항들에 비해 크므로 수학식 7의 (가)와 같이 I_ref를 출력한다. 또, 목적지의 셀이 아닌 경우는 수학식 8 및 수학식 9에서 u_i,j= 0이므로 수학식 7의 (나)항과 같은 처리를 하게된다.

이하 본 발명에 따른 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속 비터비 디코더의 동작을 살펴보면, 먼저 아날로그 데이터가 수신되면 제 1스위치부(150)가 처리단 지시기(120)의 제어에 따라 스위칭되어 각 콘덴서부(14)에 순차적으로 입력 신호를 저장한다.즉, 상기 치리단 지시기(120)에 연결되고 아날로그 데이터가 입력되면 상기 처리단 지시기(120)의 제어에 따라 스위칭되어 순차적으로 입력되는 아날로그 데이터를 콘덴서부(140)에 저장한다.

이때 현재의 처리단은 처리단 지시기(120)의 세팅위치에 의해 지시되는데, 예를 들면 처리단 지시기(120)의 j번째 비트가 세팅되어 있다면 현재의 처리단이 j번째임을 표시한다. 다음 입력되는 클럭에서는 처리단 지시기(120)의 세팅된 비트의 위치를 j+1번째 비트에 이동시켜 시간에 따라 순차적으로 다른 처리단이 선택되게 한다.

또 현재의 상태는 상태 지시기(130)에 세팅된 비트의 위치에 의해 지시하는데, 만약 j번째 위치의 비트가 세팅되어 있다면 현재의 상태가 j번째 상태임을 의미한다. 최초에는 임의의 상태에서 시작하며 디코딩 결과에 의해 천이될 상태가 결정되면 이 값과 현재 상태값을 이용하여 천이 논리에 따라 천이될 새로운 위치의비트가 세팅되게 한다.

한편 아날로그 데이터가 입력되면 처리단 지시기(120)가 가리키는 위치 j번째 처리단보다 1단계 이전인 j-1번째 처리단의 콘덴서에 정보를 저장한다. 예를 들면 현재 처리단 지시기(120)의 5번째 비트가 세팅되어 있다면 입력정보는 4번째 처리단의 콘덴서에 저장한다. 계속해서 데이터 비트가 입력되면 순차적으로 다음 처리단의 콘덴서에 입력 정보를 저장한다. 그런데, 회로의 마지막 처리단은 다시 처음 처리단으로 연결되어 있으므로 정보가 계속하여 입력되면 이 입력정보의 저장위치는 순환하여 다시 원래의 처리단에 이르게된다. 이때, 입력 데이터를 콘덴서부(140)에 인가하기 위해서 처리단 지시기(120)에 세팅된 비트 값에 의해 제 1스위치부(150)를 제어한다.

그리하여 모든 콘덴서에 순차적으로 입력정보의 저장이 완료되면, 즉 입력 비트가 j번째 처리단에 있는 콘덴서에서부터 저장되기 시작한 후 순환하여 j-1번째 처리단에 이르면, 각 셀은 수학식 8에서와 같이 감산과 최대값 계산을 수행하게 된다. 그런 다음 처리단 지시기(120)는 제 2스위치부(160)를 제어하여 처리단 지시기(120)의 셋팅 위치와 상태 지시기의 셋팅 위치에 의해 특정 셀 즉, j번째 처리단의 앞단에서 선택된 k번째 셀에 입력 신호(I_ref)를 인가하면, 수학식 3에 의해 입력 신호(I_ref)가 j-1번째 처리단에 까지 전파된다. 이를 보다 상세하게 설명하면 회로 전체의 처리단의 총 개수가 N일 경우, j-1번째 처리단에 입력 정보를 저장하는 동안 N번째 전에 입력된 데이터를 디코딩한다.

이 디코딩을 위해서 처리단 지시기(120)의 세팅위치 k와 상태 지시기의 세팅위치 j에 의해 셀(k, j) 위치를 지정하고, 이 지정된 셀의 입력에 제 2스위치부(160)를 동작시켜 입력 신호(I_ref)를 인가한다.

입력된 입력 신호(I_ref)는 상호 연결된 아날로그 신호 처리 셀(110)들에 의해 전 회로망에 실시간으로 전파된다.

입력 신호(I_ref)의 전파가 끝나면 각 처리단에서는 최대값 연산회로(170)를 이용하여 각 처리단에 소속된 셀들 중 최대 값을 취하여 출력한다. 회로의 최종 출력은 처리단 지시기(120)의 신호에 의해 제 3스위치부(180)가 동작하게 되어 현재 처리단인 j번째 처리단의 결과가 출력되게 한다.

한편 입력 신호(I_ref)의 전파가 완료되어 안정화되기 위한 시간()이 경과한 후에는 비트를 검사할 수 있는 트리거 신호를 처리단 지시기(120)에서 인가한다. 이를 위해서 j+1 번째 처리단의 셀들 중 홀수(혹은 짝수)번째 셀들의 출력에 원래의 신호와 반대 방향의 트리거 신호를 첨가하여 해당 셀의 출력 신호가 감소하게 함으로써 이 신호가 다음 처리단의 셀에 의해 차단되게 한다. 만약 디코딩을 위한 최적 경로가 이 차단된 가지 위치를 지났었다면 최종 출력값은 갑자기 감소하는 변화를 하게 될 것이며, 차단된 가지를 지나지 않았다면 출력값에 변화가 없을 것이다. 그런데, 차단되는 가지들은 1에 해당하는 모든 가지 혹은 0에 해당하는 모든 가지들이므로 출력 값을 관찰함으로써 최적경로가 1 혹은 0에 해당하는 가지를 통과했는지를 확인할 수 있다.

그리하여 제 3스위치부(180)의 출력에 펄스가 나타나면 1(혹은 0)로 디코딩하고 펄스가 나타나지 않으면 0(혹은 1)으로 디코딩한다.

또 디코딩 결과는 상태 지시기(130)에 전달하여 천이 논리에 의해 다음 비트 디코딩을 위한 새로운 상태를 지시하게 되고, j번째 처리단에서의 디코딩이 완료되면 다음에 인가된 클럭 신호에 의해서 처리단 지시기의 지시 비트를 j+1번째 처리단으로 한 비트 이동하게 한다. 이동된 처리단 지시 비트는 새로운 입력 신호가 j+1번 째 처리단의 콘덴서에 저장되게 한다.

한편 신호변화 감지회로(190)와 펄스 발생회로(200)에서는 제 3스위치부(180)로부터 출력되는 출력 신호를 모니터링하여 출력값의 변화를 감지하여 펄스 형태로 출력하게 된다.상기 펄스 발생회로의 출력단에 위치한 모든 셀의 출력 중 최대값 혹은 모든 셀들의 평균값을 출력신호로 사용하는 것을 특징으로 한다.

따라서 아날로그 회로에 의한 아날로그 신호처리를 하고, 2 차원 셀 배열을 사용하여 병렬처리를 하며, 전기적인 트리거 신호에 의해 하드웨어적인 디코딩을 수행함으로써 기존의 비터비 디코더들의 디코딩 속도가 최대 100M bps이하인 것과는 달리 본 발명은 300M bps 이상의 고속 디코딩도 가능하다.

이상에서 설명한 바와 같이 본 발명에 따른 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속 비터비 디코더에 따르면, 트리거신호를 이용하여 하드웨어적으로 디코딩함으로써 디코딩 속도가 더욱 빠르게 될 뿐 아니라, 기존의 비터비 디코더보다 짧은 경로를 구성하여도 정확한 디코딩이 가능하고 전력소모가 낮아지는 장점이 있다.따라서, 처리 속고속의 전송이 필요한 초고속 데이터 통신망이나 위성통신 망 및 초고속의 마그네틱 디스크 드라이버와, 기타 초고속의 에러 송수신이 필요한 분야에 왜곡 신호 정정용 디코딩 칩으로 효과적으로 사용할 수 있다.

Claims

초고속 비터비 디코더에 있어서, 트렐리스 다이아그램상의 각 노드 위치에 설치되는 아날로그 신호처리 셀(110)과;

셋팅된 비트의 위치에 따라 처리단을 순차적으로 지시하는 처리단 지시기(120)와,

셋팅된 비트의 위치에 따라 n번째 상태임을 지시하는 상태 지시기(130)와,

아날로그 신호가 수신되면 상기 처리단 지시기(120)의 제어에 따라 스위칭되어 순차적으로 수신되는 아날로그 신호를 저장하는 콘덴서부(140)와;

상기 콘덴서부(140)에 신호를 저장함에 있어서 처리단 지시기에 지시된 위치보다 한 단 이전 단에 위치한 특정 콘덴서에 상기 아날로그 신호를 인가하는 하는 제 1스위치부(150)와,

상기 처리단 지시기(120)의 셋팅 위치와 상기 상태 지시기(130)의 셋팅 위치에 의해 특정 셀에 기준 입력 신호를 인가하는 제 2 스위치부(160)와,

상기 아날로그 신호처리 셀 (110)과 제 3 스위치 (180)사이에 연결되며, 각 처리단 마다 한 개씩 설치되어, 상기 처리단의 아날로그 신호처리 셀(110) 출력 들 중 최대값을 출력하는 최대값 연산회로(170)와,

상기 처리단 지시기(120)의 처리단 지시 비트에 의해 스위칭되어 상기 최대값 연산회로(170)로부터 출력되는 신호를 신호변화 감지회로(190)에 인가하는 제 3스위치부(180)와,

상기 제 3스위치부(180)로부터 출력되는 출력 신호를 받아 출력값의 변화를 감지하는 신호변화 감지회로(190)와,

상기 신호변화 감지회로(190)로부터 출력되는 출력값의 변화를 펄스 형태로 출력하여 최종 디코딩 비트를 표현하는 펄스발생회로(200)를 포함하는 것을 특징으로 하는 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속 비터비 디코더.
제1항에 있어서, 상기 아날로그 신호처리셀(110)은 자신의 기준 입력 혹은 이 전의 처리단으로부터 인가된 신호들 중 최대값을 취하는 연산을 아날로그 회로에 수행하는 것을 특징으로 하는 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속 비터비 디코더.
제1항에 있어서, 상기 아날로그 신호처리 셀(110)들은 최종열과 최초열이 상호 연결되어 순환적으로 반복 디코딩 처리될 수 있도록 순환적 연결 구조인 것을 특징으로 하는 아날로그 신호 처리 셀의 순환형 2차원 배열에 의한 초고속 비터비 디코더.