KR100732183B1 - 트렐리스 다이아그램의 아날로그적 구현 및 순환적 연결에 의한 고속 비터비 디코딩 방법 - Google Patents

Abstract

본 발명은 트렐리스 다이아그램의 아날로그적 구현 및 순환적 연결에 의한 고속 비터비 디코딩 방법에 관한 것이다. 본 발명은 디코딩 단의 전기 신호흐름 차단의 결과로서 출력 단의 출력 값에 변화가 나타나는 지의 여부를 기준으로 하여 1 혹은 0의 디코딩 결과 값을 결정하는 과정은 디코딩 단의 특정 가지들에 대한 전기신호흐름 차단의 전과 후의 출력신호 변화를 비교하여 디코딩 하는 방법, 또는 특정 가지들에 대한 전기신호 흐름을 미리 차단한 상태에서 기준신호가 전파되게 한 후, 미리 정한 문턱 치와 값을 비교하여 그 차이 값 여부를 이용하여 디코딩하는 방법 중 어느 하나의 방법을 선택 사용하여 디코딩하는 것을 특징으로 한다.

본 발명에 의하면, 디코딩 속도가 빠를 뿐 아니라, 디코딩을 위한 경로 메모리도 불필요하고, 전력소모가 매우 작은 효과가 있다.

비터비 디코더, 트렐리스 다이아그램, 트리거신호, 2차원 병렬 처리 구조

Description

트렐리스 다이아그램의 아날로그적 구현 및 순환적 연결에 의한 고속 비터비 디코딩 방법{HIGH SPEED VITERBI DECODING METHOD WITH ANALOG IMPLEMENTATION AND CIRCULAR CONNECTION OF ITS TRELLIS DIAGRAM}

도 1은 일반적 비터비 디코더의 트렐리스 다이아그램 예시도,

도 2a 및 도 2b는 종래의 디지털 비터비 디코더와 아날로그 비터비 디코더의 개략 구조도,

도 3은 본 발명에 따른 순환형 연결에 의한 고속 비터비 디코더의 개략 구조도,

도 4는 도 3의 전개 회로도.

<도면중 주요부분에 대한 부호의 설명>

110 : 아날로그 신호 처리 셀 120 : 디코딩 단 지시기

130 : 상태 지시기 150 : 콘덴서 부

160 : 제 1스위치부 170 : 제 2스위치부

180 : 아나로그 출력회로 190 : 제 3스위치부

200 : 신호변화 감지회로 210 : 펄스 발생회로

본 발명은 일정한 길이만큼의 트렐리스 다이아그램을 아날로그회로에 의해 구현하고 이 회로의 끝을 회로의 처음으로 순환 연결한 구조를 갖는 고속 비터비 디코딩 방법에 관한 것이다. 더욱 상세하게는 트렐리스 다이아그램 상의 각 노드위치에 아날로그 신호처리 셀을 설치하여 트렐리스 다이아그램을 구속장 (constraint length)보다 1 혹은 2 단 만큼 더 길게 회로로 구현한 후, 시작 열과 최종 열을 상호한 연결한 순환적 연결구조이다. 이 구조의 특징은 비터비 디코더에서 필요한 최적화 처리를 2 차원의 아날로그 병렬처리 방식에 의해 수행시키므로 고속화가 가능하고, 디코딩을 위한 경로 메모리가 불필요하며, A/D 변환기를 사용하지 않으므로 전력소모가 매우 작다는 특징이 있는 비터비 디코딩 방법에 관한 것이다.

데이터 통신이나 마그네틱 디스크 리더의 신호가 초고속이 되면 신호의 왜곡 정도가 심해지기 때문에 왜곡 신호의 정정이 매우 중요하다. 비터비 디코더는 이 왜곡 신호 정정 통신을 위한 기술로서 컨볼루션 코드(Convolutional Code)를 최적화 기법을 사용하여 디코딩하기 때문에 우수한 신호 정정 효율을 갖는다.

이 디코더는 최적 경로를 찾는데 효과적인 동적 계획법(Dynamic Programming)의 단순 모델로서 여러 단계의 계산을 거친 후에 누적된 결과 값으로부터 최적경로를 결정하여 에러를 정정하는 원리이다. 도 1은 일반적 비터비 디코 더에 있어서의 트렐리스 다이아그램의 예(4 상태 값을 갖는 경우)를 나타낸 예시도이다.

비터비 디코더는 도 1과 같은 트렐리스 다이아그램(Trellis Diagram)의 각 가지(branch)에 부여된 고유 코드와 실제 입력된 코드 심벌과의 차 값을 에러(error)로 사용하여 시간 경과에 따른 누적 에러 값이 최소가 되는 최적 경로를 찾으며 이 경로가 거치는 가지에 해당하는 코드를 활용하여 디코딩하는 방법이다. 예를 들면, 도 1에서 이 최적 경로가 트렐리스 다이아그램의 실선에 해당하는 가지를 지났다면 0으로 디코딩하고 점선을 지나면 1로 디코딩 한다. 수신된 신호들은 실제 송신 신호와는 차이가 있을 수 있으나 누적된 에러 값이 최소인 경로를 찾게 되므로 잡음이 첨가된 정보라고 하더라고 정정이 가능하다.

비터비 디코더의 연산의 핵심기술은 단순형의 동적계획법(Dynamic Programming) 이다. 동적계획법은 각 노드들에 다음과 같은 연산을 하는 연산 유니트를 설치하여 목적지에 이르는 최단거리를 다음의 수학식 1과 같이 계산하는 방법이다.

여기서 D_k,l은 셀(k,l)로부터 목적지에 이르는 최단 거리이고, d_ij,kl은 셀 (i,j) 로부터 셀 (k,l) 간의 부분 거리인데, 트렐리스 다이아그램의 가지(branch)에 부여된 코드심볼과 입력된 코드심볼의 차이에 의해 주어진다. 또 S는 셀 (i,j) 주위의 셀 집합이고 최소값(min)은 열거된 항목들 중 최소 값을 출력하는 함수이다.

이 디코딩을 위해서 트렐리스 다이아그램의 각 노드는 각 가지(branch)에 부여된 고유의 코드 심볼과 입력된 코드심볼과의 차이 값 (이하 에러)을 거리 값으로 간주하여 수학식 1과 같이 누적하고 누적된 심벌에러 값 중 최소 값을 갖는 경로를 선택하기 위한 최소값(min) 연산을 수행한다.

한편 기존의 비터비 디코더 칩들은 트렐리스 다이아그램 상의 모든 노드들을 하드웨어로 구현하지 않고, 그 중, 한 열(Column)에 해당하는 노드들만을 설치하여 이들이 반복적인 처리를 수행하는 동안, 각 단계에서의 처리 결과를 경로 메모리에 저장하여 최적 경로를 찾는데 사용한다.

도 2a 및 도 2b는 종래의 디지털 디코더 및 아날로그 디코더의 개략 구조도이다.

도 2a와 같은 기존의 디지털 비터비 디코더는 수신된 아날로그 신호에 대해 아날로그/디지털 변환을 해야 하는데, 고속의 A/D 변환기는 전력 소모가 매우 많고 각 셀의 연산을 위한 디지털 회로로는 처리할 수 있는 통신 속도에 제한이 있는 문제점이 있다.

이에 대한 보완책으로 아날로그 입력신호를 디지털로 변환하지 않고 도 2b와 같이 아날로그 회로를 이용하여 처리하는 방법이 공개된 바 있다. 이러한 방법에서는 아날로그 회로를 사용하기 때문에 A/D 변환기에 의한 전력소모가 없고, 각 노드에서의 처리 속도도 개선되지만, 디지털 비터비 디코더처럼 처리결과를 디지털 메 모리에 저장하므로 경로 저장용 디지털 메모리가 필요하며, 또한 메모리 상에서 최적 경로 계산을 위한 역추적(Back-Tracking)과정이 필요하므로 디코딩 시간에 있어서는 획기적인 개선결과를 얻지 못하는 문제점이 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 본 발명의 목적은 디코딩을 위한 경로 메모리(Path Memory)가 불필요하고, 트렐리스 다이아그램 상의 각 노드에 아날로그 처리 셀을 사용함으로써 전력을 많이 소모하는 A/D 변환기가 불필요하며, 트렐리스 다이아그램을 구속 장 (constraint length) 보다 1 혹은 2 길이 만큼의 길게 회로로 구현한 후, 시작 열과 최종 열을 상호 연결함으로써, 디코딩이 연속적으로 처리가능 하게하는 트렐리스 다이아그램의 아날로그적 구현 및 순환적 연결에 의한 고속 비터비 디코딩 방법을 제공하는 데에 있다.

본 발명의 목적을 구현하기 위하여 본 발명은 아날로그 신호처리 셀을 비터비 디코더의 트렐리스 다이아그램 상에 있는 각 노드위치에 설치하여 트렐리스 다이아그램을 구속 장의 길이보다 1 혹은 2 단만큼 길게 회로로 구현하고, 이 회로가 순환적으로 연결되도록 시작 열과 최종 열이 상호 연결하여 동적계획법에 의하여 감산과 최대값 연산을 수행하기 위하여
디코딩 단 지시기와 상태 지시기에 의해 지시되는 특정 셀에 큰 값의 기준 입력 신호를 인가하여 이 값이 디코딩 구조를 통하여 전파되는 과정; 각 데이터 비트에 해당하는 복수의 코드 심벌들을 수신하여 콘덴서부의 콘덴서 세트들 중 디코딩 단 지시기가 가리키는 위치 보다 한 단 이전에 위치한 콘덴서 세트에 이송하여 저장하는 과정;
트렐리스 다이아그램의 각 가지에 해당하는 고유 코드 심벌과 각 단(stage) 커패시터에 저장된 코드 심벌들 간의 에러를 계산하며, 상기 기준신호 값이 상기 코드 심벌 에러 값만큼 감소되어 전파되게 하는 과정;
디코딩 단(stage)에 위치한 가지(branch)들 중에서 논리 값 1에 해당하는 모든 가지(branch) 혹은 논리 값 0에 해당하는 모든 가지(branch)들에서의 전기 신호 흐름을 차단하는 과정;
상기 디코딩 단의 전기 신호흐름 차단의 결과로서 출력 단의 출력 값에 변화가 나타나는 지의 여부를 기준으로 하여 1 혹은 0의 디코딩 결과 값을 결정하는 과정;
현재의 디코딩 단에 대한 디코딩이 완료되면, 디코딩 단 지시기를 1 비트 이동하여 다음 디코딩 단을 결정하며, 디코딩 값과 현재의 상태 값을 이용하여 다음 디코딩 단의 상태 지시기 위치를 결정하는 과정을 포함하는 통상의 트렐리스 다이아그램의 아날로그적 구현 및 순환적 연결에 의한 고속 비터비 디코더의 비터비 디코딩 방법에 있어서,
상기 디코딩 단의 전기 신호흐름 차단의 결과로서 출력 단의 출력 값에 변화가 나타나는 지의 여부를 기준으로 하여 1 혹은 0의 디코딩 결과 값을 결정하는 과정은 디코딩 단의 특정 가지(branch)들에 대한 전기신호흐름 차단의 전과 후의 출력신호 변화를 비교하여 디코딩 하는 방법, 또는 특정 가지(branch)들에 대한 전기신호 흐름을 미리 차단한 상태에서 기준신호가 전파되게 한 후, 미리 정한 문턱 치와 값을 비교하여 그 차이 값 여부를 이용하여 디코딩하는 방법 중 어느 하나의 방법을 선택 사용하여 디코딩하는 것을 특징으로 한다.

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또, 상기 디코딩 단의 전기 신호흐름 차단의 결과로서 출력 단의 출력 값에 변화가 나타나는 지의 여부를 기준으로 하여 1 혹은 0의 디코딩 결과 값을 결정하는 과정에서 사용하는 출력 값은
출력 단에 위치한 모든 셀의 출력 중 최대 값, 또는 출력 단의 모든 셀들의 출력에 대한 평균값 중 어느 하나의 값을 선택하여 사용하는 것을 특징으로 한다.

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이하, 본 발명의 실시예를 수학식과 도면을 근거로 설명한다.
상기와 같은 목적을 달성하기 위해 본 발명은 수학식 1을 변형시켜 얻은 수정된 dynamic programming(동적 계획법) 사용하여 구현한다. 즉, I_ref를 큰 크기의 기준 값이라 하고, d_ij,kl을 셀(i,j)와 (k,l)간의 branch에 부여된 코드 심벌과 입력된 코드 심벌간의 에러 값이라 하고, D_k,l를 디코딩 셀로부터 현재의 셀 위치 (k,l)까지의 누적된 코드 심벌의 에러 값이라 하고, y_k,l를 수학식 2와 같이 I_ref와 D_k,l간의 에러 값이라 정의하면,

와 같이 표현할 수 있다. 이 수학식 2를 D_k,l 관해 표현하면 수학식 3과 같 이 된다.

이 D_k,l을 수학식 1에 대입하면 아래의 수학식 4와 같다.

또한 수학식 2를 D_i,j에 대해 표현하여 수학식 4식에 대입하면 아래의 수학식 5와 같다.

상기와 같이 수학식 5의 우변은 수학식 1과는 달리 최대 값 연산과 감산으로 표현된다. 아날로그 신호 처리 셀을 이용하여 수학식 5의 우변을 계산하게 한다면, D_i,j는 각 셀의 출력 y_i,j값을 수학식 3에 대입함으로써 계산할 수 있다. 그런데, 디코딩 위치의 셀에서 자신의 위치까지의 D_i,j는 0이어야 하므로, 디코딩 위치의 셀 출력 y_i,j값은 수학식 5로부터 I_ref가 된다. 이 디코딩 위치의 셀에서의 출력과 일반 셀에서의 출력 값을 정리하면 수학식 6과 같다.

그런데 디코딩 위치의 셀 입력 I_ref에 회로에서 얻을 수 있는 최대의 값을 인가한다고 가정한다면, 디코딩 위치의 셀이나 일반 셀에 구별 없이 수학식 7과 같이 max 연산을 수행하는 셀에 의해 구현 할 수 있다.

여기에서 u_i,j는 아래의 수학식 8이다.

따라서, 트렐리스 다이아그램의 각 노드에 위치한 연산 셀들이 수학식 7과 수학식 8의 연산을 수행하게 하고, 디코딩 위치의 셀의 입력에 큰 기준 값 I_ref를 인가한다면, 그 인가된 기준값은 가지들을 지날 때마다 d_ij,kl만큼씩 감소시키며 주변으로 전파하게 되는 아날로그 신호 처리 셀들의 배열을 구현할 수 있다.

상기 수학식 7과 수학식 8을 수행하는 아날로그 연산 셀들은 동적계획법(dynamic programming)의 최적경로 계산을 위한 기본 연산을 수행하므 로, 이 셀들을 조합하면 고속 비터비 디코더를 구현할 수 있다. 이 고속 비더비 디코더의 구조는 도 3과 같으며 도 4는 이에 대한 전개도이다. 도 4에서 트렐리스 다이아그램의 아날로그적 구현 및 순환적 연결에 의한 고속 비터비 디코더의 구조(100)는 아날로그 신호 처리 셀(110)과, 디코딩 단 지시기(120)와, 상태 지시기(130)와, 콘덴서부(150)와, 제 1스위치부(160)와, 제 2스위치부(170)와, 아날로그 출력회로(180)와, 제 3스위치부(190)와, 신호변화 감지회로(200)와, 펄스 발생회로(210)로 구성된다.

아날로그 신호 처리 셀(110)은 트렐리스 다이아그램의 각 노드에 위치하여 dynamic programming(동적계획법)의 기본 연산인 감산과 최대값(max) 연산을 수행하며,

디코딩 단 지시기(120)는 세팅된 비트의 위치에 의해 새로운 디코딩을 수행하는 열(이하 디코딩 단)을 지시하기 위해서 쉬프트 레지스터(shift register)로 구성된다. 또 상태 지시기(130)는 세팅된 비트의 위치에 의해 현재의 상태를 지시하며, 콘덴서부(150)는 각 데이터 비트에 해당하는 복수의 아날로그 코드 입력 심벌들을 각 단(stage)에 지속적으로 제공하기 위해서 각 단마다 코드 심벌의 수 만큼 설치된 콘덴서 세트들로 구성된다.

제 1 스위치부(160)는 입력된 코드 심벌들을 상기 콘덴서부(150)의 콘덴서 세트 중 특정 단(stage)에 연결된 콘덴서 세트에 전달하여 저장하기 위한 스위치이며,

제 2 스위치부(170)는 상기 디코딩 단 지시기(120)와 상기 상태 지시기(130) 에 의해 지정된 셀의 입력에 큰 기준 전압을 인가하기 위한 스위치다.

아날로그 출력 회로(180)는 각 디코딩 단에 소속된 셀 들의 출력 값들 중 최대 값 혹은 평균값을 취하여 출력하기 위한 회로다.

제 3 스위치부(190)는 상기 아날로그 출력회로의 출력 들 중 최종 단(현 디코딩 단의 바로 이전 단)의 출력만 선택하여 출력하기 위한 스위치이며,

신호변화 감지회로(200)는 상기 제 3 스위치 부(190)로부터 출력되는 출력 값의 변화를 여부를 감지하기 위한 회로다.

펄스 발생회로(210)는 상기 신호변화 감지회로(200)로부터 출력되는 출력 값의 변화를 바이너리 값에 해당하는 펄스 형태로 디코딩하고 그 결과를 출력하는 회로이다.

상기의 회로구조를 갖는 본 발명에 따른 트렐리스 다이아그램의 아날로그적 구현 및 순환적 연결에 의한 고속 비터비 디코더의 동작은 다음과 같은 순서로 진행된다. 각 데이터 비트에 해당하는 복수의 코드 심벌들이 수신되면, 디코딩 단 지시기(120)의 제어에 따라 제 1 스위치부(160)가 스위칭되어 디코딩 단 지시기(120)가 가리키는 디코딩 단의 바로 이전 단 (출력단)에 위치하는 콘덴서 부(150) 중의 특정 콘덴서 세트에 입력 코드 심벌들을 저장한다. 즉, 디코딩 단 지시기(120)가 가리키는 위치 m 번째 디코딩 단보다 1단 (stage) 이전인 m-1번째 디코딩 단 사이에 위치한 콘덴서 부의 특정 콘덴서 세트에 입력된 코드 심벌들을 저장한다. 이 디코딩단 지시기(120)는 매 비트를 디코딩 할 때마다 클럭에 의해서 한 위치 씩 이동되어 순차적으로 다른 디코딩 단을 선택하므로 입력 코드 심벌들이 콘 덴서부에 있는 각 단의 콘덴서 세트에 순차적으로 저장된다.

또 현재의 상태는 상태 지시기(130)의 세팅된 비트의 위치에 의해 지시하는데, 만약 n번째 위치의 비트가 세팅되어 있다면 현재의 상태가 n번째 상태임을 의미한다. 최초에는 임의의 상태에서 시작하며 매 디코딩 결과와 그 때의 상태 값에 따라 천이 논리에 의해 새로운 상태의 위치가 선택되어 해당 비트가 세팅되게 한다.

본 발명은 도 4와 같이 최초의 디코딩 단이 다시 최종의 디코딩 단으로 연결된 순환형 연결구조를 가지므로 정보가 계속하여 입력되면 이 입력정보의 저장위치는 순환하여 다시 원래의 디코딩 단에 이르게 된다. 그리하여 콘덴서부의 모든 디코딩단에 해당하는 콘덴서 세트들에 순차적으로 입력코드 심벌이 저장이 되면, 디코딩 단 지시기(120)와 상태 지시기(130)의 세팅 위치에 의해 제 2 스위치부(170)를 제어하여 특정 셀을 선택하고 큰 값의 기준 신호(I_ref)를 인가함으로써, 수학식 7에 의해 기준 신호(I_ref)가 모든 디코딩 단에 전파되게 하여 지시된 디코딩 위치의 바로 이전 단에까지 이르게 한다.

기준 신호(I_ref)의 전파가 끝나면 각 디코딩 단에서는 아날로그 출력회로(180)를 이용하여 각 디코딩 단에 소속된 셀들 중 최대 값 혹은 평균값을 취하여 출력한다. 회로의 최종 출력은 디코딩 단 지시기(120)의 신호에 의해 제 3 스위치부(190)가 동작하게 되어 디코딩 단(m)의 바로 이전 단(m-1)의 결과가 디코딩 단(m)의 결과로서 출력되게 한다.

디코딩은 디코딩 단의 다음 단의 셀 들 중 짝 수 번째(홀 수 번째)에 해당하는 셀들의 모든 출력에 부(-)의 트리거 신호를 첨가하여, 최적의 경로가 0에 해당하는 가지를 지났는지 1에 해당하는 가지를 지났는지를 검사함으로써 0 혹은 1로 디코딩한다. 즉, 각 셀에서는 입력 값들 중 최대 값을 취하는 연산을 수행하므로 부의 신호가 첨가된 가지들로부터 입력을 받는 셀은 최적경로에서 자연스럽게 제외되게 절단되는 효과가 있으므로, 트리거 신호가 인가된 셀을 최적 경로가 지났었을 경우, 트리거 신호에 의해 최종 출력 값이 갑자기 감소하는 변화를 하게 될 것이다. 이 디코딩은 출력값의 변화를 감지하기 위해 사용하는 신호의 종류에 따라 다음의 두 가지 중 한 가지를 선택하여 사용할 수 있다.

ⅰ) 출력신호 변화 감지 방법 1은 디코딩용 트리거 신호를 인가하기 전과 후에 나타나는 출력신호 변화를 비교하는 방법이고,

ⅱ) 출력신호 변화 감지 방법 2는 상기 출력신호 변화 감지방법 1에서의 디코딩용 트리거 신호인가 전의 기준신호 전파과정은 생략하여 기 설정된 문턱치로 대신하고, 트리거 신호 인가 후의 출력신호만 취하여 상기 문턱치와 값을 비교하는 방법이다.

이와 같은 신호변화의 감지는 신호변화 감지회로(200)에서 수행한다. 이를 위해서 제 3스위치부(190)는 현재 출력단의 신호를 신호변화 감지회로(200)에 전달하는 역할을 하며, 신호변화 감지 결과는 펄스 발생회로(210)를 거쳐서 0(혹은 1)으로 디코딩한다.

이 디코딩 결과는 상태 지시기(130)에 전달하여 천이 논리에 의해 다음 비트 디코딩을 위한 새로운 상태를 지시하고, m 번째 디코딩 단의 위치를 m+1 번째 디코딩 단으로 이동하여 다음에 입력될 코드 심벌의 디코딩을 준비한다.

이상에서 설명한 바와 같이, 본 발명에서는 아날로그 회로에 의한 아날로그 신호처리를 하고, 2 차원 셀 배열을 사용하여 병렬처리를 하며, 전기적인 트리거 신호에 의해 하드웨어적인 디코딩을 수행함으로써 기존의 비터비 디코더들보다 고속의 디코딩이 가능하다. 따라서 고속의 데이터 전송이 필요한 초고속 데이터 통신망이나 위성통신 망 및 초고속의 마그네틱 디스크 드라이버와, 기타 초고속의 에러 송수신이 필요한 분야에 왜곡 신호 정정용 디코딩 회로로써 효과적으로 사용할 수 있다.
본 발명은 고속의 데이터 전송이 필요한 초고속 데이터 통신망, 위성통신망 및 초고속 마그네틱 디스크 드라이버와 및 초고속의 에러 송수신이 필요한 분야에 왜곡 신호 정정용 디코딩 회로로 응용할 수 있는 매우 유용한 발명이다.

Claims (4)

1. 삭제
2. 삭제
3. 아날로그 신호처리 셀(110)을 비터비 디코더의 트렐리스 다이아그램 상에 있는 각 노드위치에 설치하여 트렐리스 다이아그램을 구속 장의 길이보다 1 혹은 2 단만큼 길게 회로로 구현하고, 이 회로가 순환적으로 연결되도록 시작 열과 최종 열이 상호 연결하여 동적계획법에 의하여 감산과 최대값 연산을 수행하기 위하여

   디코딩 단 지시기(120)와 상태 지시기(130)에 의해 지시되는 특정 셀에 큰 값의 기준 입력 신호를 인가하여 이 값이 디코딩 구조를 통하여 전파되는 과정; 각 데이터 비트에 해당하는 복수의 코드 심벌들을 수신하여 콘덴서부(150)의 콘덴서 세트들 중 디코딩 단 지시기가 가리키는 위치 보다 한 단 이전에 위치한 콘덴서 세트에 이송하여 저장하는 과정;

   트렐리스 다이아그램의 각 가지에 해당하는 고유 코드 심벌과 각 단(stage) 커패시터에 저장된 코드 심벌들 간의 에러를 계산하며, 상기 기준신호 값이 상기 코드 심벌 에러 값만큼 감소되어 전파되게 하는 과정;

   디코딩 단(stage)에 위치한 가지(branch)들 중에서 논리 값 1에 해당하는 모든 가지(branch) 혹은 논리 값 0에 해당하는 모든 가지(branch)들에서의 전기 신호 흐름을 차단하는 과정;

   상기 디코딩 단의 전기 신호흐름 차단의 결과로서 출력 단의 출력 값에 변화가 나타나는 지의 여부를 기준으로 하여 1 혹은 0의 디코딩 결과 값을 결정하는 과정;

   현재의 디코딩 단에 대한 디코딩이 완료되면, 디코딩 단 지시기(120)를 1 비트 이동하여 다음 디코딩 단을 결정하며, 디코딩 값과 현재의 상태 값을 이용하여 다음 디코딩 단의 상태 지시기 위치를 결정하는 과정을 포함하는 트렐리스 다이아그램의 아날로그적 구현 및 순환적 연결에 의한 고속 비터비 디코더의 비터비 디코딩 방법에 있어서,

   상기 디코딩 단의 전기 신호흐름 차단의 결과로서 출력 단의 출력 값에 변화가 나타나는 지의 여부를 기준으로 하여 1 혹은 0의 디코딩 결과 값을 결정하는 과정은 디코딩 단의 특정 가지(branch)들에 대한 전기신호흐름 차단의 전과 후의 출력신호 변화를 비교하여 디코딩하는 방법, 또는 특정 가지(branch)들에 대한 전기신호 흐름을 미리 차단한 상태에서 기준신호가 전파되게 한 후, 미리 정한 문턱 치와 값을 비교하여 그 차이 값 여부를 이용하여 디코딩하는 방법 중 어느 하나의 방법을 선택 사용하여 디코딩하는 것을 특징으로 하는 트렐리스 다이아그램의 아날로그적 구현 및 순환적 연결에 의한 고속 비터비 디코더의 비터비 디코딩 방법.
4. 제 3항에 있어서, 상기 디코딩 단의 전기 신호흐름 차단의 결과로서 출력 단의 출력 값에 변화가 나타나는 지의 여부를 기준으로 하여 1 혹은 0의 디코딩 결과 값을 결정하는 과정에서 사용하는 출력 값은

   출력 단에 위치한 모든 셀의 출력 중 최대 값, 또는 출력 단의 모든 셀들의 출력에 대한 평균값 중 어느 하나의 값을 선택하여 사용하는 것을 특징으로 하는 트렐리스 다이아그램의 아날로그적 구현 및 순환적 연결에 의한 고속 비터비 디코더의 비터비 디코딩 방법.

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