JPWO2005117272A1 - ビタビ復号装置、およびビタビ復号方法 - Google Patents

ビタビ復号装置、およびビタビ復号方法 Download PDF

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Abstract

ビタビ復号装置において、終結された符号の前後における誤り訂正特性の劣化を抑制する。 ビタビ符号の終結タイミングを終結タイミング検出部（１０３）で検知し、トレースバック時において、その終結タイミング及び、その前後のタイミングにおいて固有のパスを通過するように、強制値生成部（１０５）で強制値を生成し、トレースバックポインタ（１０６）にその強制値を設定することにより、終結前の符号の復号状態が悪化した場合であっても、その影響を受けずに、次の符号の復号をすることを可能とし、誤り訂正能力を向上させる。

Description

本発明は、畳み込み符号により伝送されたデータを、ビタビ復号を用いて誤り訂正するビタビ復号装置、およびビタビ復号方法に関するものである。
畳み込み符号を用いてデータ送信し、受信側でビタビ復号を用いて誤り訂正を行うようなデジタル伝送システムにおいて、ある終結符号で符号系列を終結することによって、複数のまったく関係のない符号化されるべきデータを連結し、一つの符号系列として扱うことにより、単一の復号化器により連続して復号が行える技術が広く知られている。
ここでは、図２（ａ）の２０１に示される畳み込み符号化器によって畳み込み符号化された信号を対象とする。この畳み込み符号化器２０１は、図に示されるように、順に入力される情報ビットＩをＤ１〜Ｄ６からなるシフトレジスタに保持し、先に入力された６ビットの情報ビットと、現在の入力の情報ビットＩから、２ビットの符号ビットＣ０、Ｃ１が生成される。具体的には、
Figure 2005117272
となる。これらは、図２（ｂ）の２０２によって示されるトレリス線図で表される。以後Ｄ１〜Ｄ６の値を、ＳＴＡＴＥ｛Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６｝で表記する。
一般的に、符号化器に入力されるビット系列のうち、ある特定の順序の符号系列を、終結ビットとして扱い、終結処理に使用するが、終結ビットが、図３に示すように、０１０００１１１の順で入力される符号系列で終結されている場合を例として説明する。
図２（ａ）の２０１に示される畳み込み符号化器に、終結ビット０１０００１１１が順に入力されるときを考える。終結ビットの前後のビットは、０も１もとりえるのでＸとする。
終結ビット０１０００１１１の先頭の０が、この符号化器に入力される時点では、ＳＴＡＴＥは｛ＸＸＸＸＸＸ｝である。この状態から、終結ビット０１０００１１１が順に入力されると、図３に示されるように、ＳＴＡＴＥの値は
｛ＸＸＸＸＸＸ｝→（１）｛０ＸＸＸＸＸ｝→（２）｛１０ＸＸＸＸ｝→（３）｛０１０ＸＸＸ｝→（４）｛００１０ＸＸ｝→（５）｛０００１０Ｘ｝→（６）｛１０００１０｝→（７）｛１１０００１｝→（８）｛１１１０００｝→（９）｛Ｘ１１１００｝→（１０）｛ＸＸ１１１０｝→（１１）｛ＸＸＸ１１１｝→（１２）｛ＸＸＸＸ１１｝→（１３）｛ＸＸＸＸＸ１｝→（１４）｛ＸＸＸＸＸＸ｝→・・・
と推移し、それぞれのＳＴＡＴＥと、入力ビットの値によって、畳み込み符号が生成される。
このように符号化された符号が、伝送路による影響を全く受けずに、復号器に入力されると仮定すると、復号時のトレースバックにおけるトレリス線図のノードは、符号化された順とは逆に、（１３）〜（１）の順に推移するはずである。
このような特性をふまえ、終結処理前後誤の誤り訂正能力の劣化を防ぐため、いくつかの技術が考えだされている。従来技術の代表的なものとしては、ＡＣＳ（Ａｄｄ Ｃｏｍｐａｒｅ Ｓｅｌｅｃｔ）回路内において終結符号の位置情報をもとに、上記のＳＴＡＴＥのうち（６）〜（８）のいずれかのタイミングで、固有のノードのＳＴＡＴＥに対応するパスメトリックの値を、０もしくはＭＡＸ値に制御することで、誤り訂正能力の向上を測っているものなどが挙げられる。（例えば、特許文献１参照）
特開２０００−１８３７５６号公報 特開平９−１９１２５８号公報
しかしながら、上記のような手法をとると、各数ビットよりなるパスメトリックを保持するレジスタ数十個に対して値を、０もしくはＭＡＸ値に制御する必要があり、これらの制御回路の回路規模の増加は無視できない。また終結値が可変のようなシステムにおいては、さらなる回路規模の増加を招く。よって、これらの回路増加の低減と、さらなる性能の向上が課題となる。
そこで本発明は上記課題を鑑み、その目的は回路規模の増加を招くことなく、終結符号前後の誤り訂正能力の悪化の伝播を防ぎ、また、従来よりも、さらなる訂正能力の向上を図ることにある。
上記課題を解決するため、請求項１の発明は、予め定められた終結値により終結された畳み込み符号を復号するビタビ復号装置において、入力符号からブランチメトリックを生成して、パスメトリックと、各ノードにおけるパス選択信号とを生成するＡＣＳ手段と、前記ＡＣＳ手段の出力するパス選択信号を、記憶するトレースバックメモリと、前記入力符号の終結タイミングを検出して、前記トレースバックメモリに対して行うトレースバック処理を制御する終結制御信号を出力する終結タイミング検出手段と、前記トレースバックメモリから出力するパス選択信号と、前記終結制御信号とを入力とし、トレースバックするためのポインタを用いて、前記トレースバック処理を行なうトレースバック部とを有し、前記トレースバック部は、前記終結制御信号が終結処理期間を示す場合に、前記バス選択信号とは無関係に、前記終結値に基づいた強制値を前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項２の発明は、請求項１記載のビタビ復号装置において、前記トレースバック部は、前記トレースバックメモリに入力符号の書き込みレートのＭ（Ｍは２以上の整数）倍の読み出しレートでアクセスして、前記トレースバックを行う、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項３の発明は、請求項１記載のビタビ復号装置において、前記トレースバックメモリは、複数のバンクを備えてなり、前記トレースバック部は、パイプライン処理により、前記複数バンクに分かれたトレースバックメモリを用いてトレースバック処理を行うものであり、前記終結タイミング検出手段は、前記終結値が二つのバンクに分かれた場合に、その二つの、もしくは一方の終結符号期間を検出し、前記トレースバック部は、その二つの、もしくは一方の終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定し、トレースバック処理を行う、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項４の発明は、請求項１または３に記載のビタビ復号装置において、前記終結タイミング検出手段は、符号データが入力されるたびにカウントを行うカウンタ手段を備え、定められた終結値で終結された畳み込み符号を、前記トレースバックメモリへ書き込む時点において、前記カウント手段のカウンタ値から計算によって、前記終結符号期間を求めるものであり、前記トレースバック部は、前記検出した終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定し、トレースバック処理を行う、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項５の発明は、請求項３記載のビタビ復号装置において、前記終結タイミング検出手段は、符号データが入力されるたびにカウントを行うカウンタ手段を備え、トレースバック開始信号と、終結符号信号とから、終結符号期間が二つに分割されていることを検出する終結期間分割検出手段と、定められた終結値に終結された畳み込み符号を、前記トレースバックメモリへ書き込む時点において、前記カウント手段のカウンタ値から計算によって、１つの前記終結符号期間、あるいは二つに分割されたと検出された前記終結符号期間を求めるものであり、前記トレースバック手段は、前記検出された終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項６の発明は、請求項３記載のビタビ復号装置において、前記終結タイミング検出手段は、定められた終結値に終結された畳み込み符号の先頭の値を、前記トレースバックメモリへ書き込むときのアドレスを記憶する一つのアドレス記憶手段を備え、記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスとを比較することで、前記終結処理期間を検出するものであり、前記トレースバック手段は、前記検出された終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項７の発明は、請求項３記載のビタビ復号装置において、前記終結タイミング検出手段は、前記終結期間が二つのバンクに分かれる場合に、一つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するアドレス記憶手段と、一つ目のバンクの終結符号の最後の値を書き込むときのアドレスを記憶するアドレス記憶手段と、二つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するアドレス記憶手段と、二つ目のバンクの終結符号の最後の値を書き込むときのアドレスを記憶するアドレス記憶手段と、記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスとを比較することで、前記終結処理期間を検出するアドレス比較手段とを有し、前記トレースバック部は、前記検出された終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項８の発明は、請求項３記載のビタビ復号装置において、前記トレースバックメモリにおけるトレースバック開始、および終了のアドレスが固定であり、前記終結タイミング検出手段は、一つ目のバンクの終結符号の最後の値を、書き込むときのアドレスを記憶するアドレス記憶手段と、二つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するアドレス記憶手段と、記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスとを比較することで、前記終結処理期間を検出するアドレス比較手段とを有し、前記炉レースバック部は、前記検出された期間において、前記終結値に基づいた強制値を、前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項９の発明は、請求項２、または３記載のビタビ復号装置において、前記終結タイミング検出手段は、定められた終結値に終結された畳み込み符号をトレースバックメモリへ書き込むときにその符号が終結符号であることを示す１ビットの判定データを、畳み込み符号とともにトレースバックメモリに書き込む手段と、畳み込み符号の読み出し時に前記判定データを同時に読み出す手段と、その判定データを用いて終結期間であることを判別する手段を有し、前記トレースバック部は、前記検出された期間において、前記終結値に基づいた強制値を、前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項１０の発明は、請求項２、または３記載のビタビ復号装置において、前記終結タイミング検出手段は、定められた終結値に終結された畳み込み符号をトレースバックメモリへ書き込むときに、その符号の終結状態を示す複数ビットからなる判定データを、畳み込み符号とともに、該トレースバックメモリに書き込む手段と、前記トレースバックメモリから、畳み込み符号を読み出す際に、前記判定データを同時に読み出す手段とを有し、前記トレースバック部は、前記判定データが読み出された時点において、前記終結値に基づいた強制値を、前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項１１の発明は、請求項１ないし１０のいずれかに記載のビタビ復号装置において、終結値が可変となるような符号系列の場合において、その終結値に応じた可変の値を強制値に設定する手段を有し、前記トレースバック部は、前記終結タイミング検出手段によって終結期間を検出したときに、可変な終結値に応じた強制値を、トレースバックポインタに強制的に設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項１２の発明は、請求項１ないし１１のいずれかに記載のビタビ復号装置において、前記トレースバックポインタをＦＩＦＯ（Ｆａｓｔ Ｉｎ Ｆａｓｔ Ｏｕｔ）で構成し、前記終結タイミング検出手段で検出された終結処理期間においては、前記ＦＩＦＯの入力ビットとして、バス選択信号とは無関係に、強制値を入力する手段を有し、前記トレースバック部は、前記終結値に基づいた強制値を、前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項１３の発明は、請求項１ないし１２のいずれかに記載のビタビ復号装置において、前記終結期間検出手段は、検出された一つあるいは二つの期間に分かれた終結処理期間のうち、ある部分的な期間のみを検出、出力するものであり、前記トレースバック部は、その部分的な期間においてのみ、強制値を前記トレースバックポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項１４の発明は、予め定められた終結値により終結された畳み込み符号を、復号するビタビ復号方法において、終結された符号の前後の符号におけるトレースバック時に、実際のトレースバックした結果にかかわらず、前記終結値に基づいた強制値を、トレースバックポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
以上のように、本発明にかかるビタビ復号装置、およびビタビ復号方法によれば、予め定められた終結値に終結された畳み込み符号における終結タイミングを検出し、そこからトレースバックメモリの読み出しタイミングにあわせて、トレースバックポインタに終結値から求められる強制値を与えるようにすることで、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことが可能となる。
図１は本発明の第１〜第５の実施の形態におけるビタビ復号装置の構成図である。 図２（ａ）は本発明の第１〜第５の実施の形態における畳み込み符号化器の構成図である。 図２（ｂ）は本発明の第１〜第５の実施の形態における畳み込み符号化器のトレリス線図である。 図３は本発明の第１〜第５の実施の形態における畳み込み符号化器のフローチャート図である。 図４は本発明の第１の実施の形態におけるトレースバック処理の概念図である。 図５は本発明の第１の実施の形態における終結タイミング検出部の構成図である。 図６は本発明の第１の実施の形態におけるトレースバック処理のタイミングチャート図である。 図７は本発明の第１の実施の形態におけるトレースバック処理のフローチャート図である。 図８は本発明の第２の実施の形態における終結タイミング検出部の構成図である。 図９は本発明の第２の実施の形態におけるトレースバック処理の概念図である。 図１０は本発明の第２の実施の形態におけるトレースバック処理のタイミングチャート図である。 図１１は本発明の第２の実施の形態におけるトレースバック処理のフローチャート図である。 図１２は本発明の第３の実施の形態における終結タイミング検出部の構成図である。 図１３は本発明の第４の実施の形態におけるトレースバック処理の概念図である。 図１４は本発明の第５の実施の形態におけるトレースバック処理の概念図である。
符号の説明
１００ ＡＣＳ手段
１０１ トレースバックメモリ
１０２ 最尤パス判定部
１０３ 終結タイミング検出部
１０４ トレースバック部
１０５ 強制値生成部
１０６ ポインタ部
１０７ 選択部
１０８ 符号化ビット生成部
１０９ ＬＩＦＯ
１１０ 終結処理制御信号
５００ トレースバック開始信号
５０１ 終結期間終了信号
５０２ 終結符号信号
５０３ カウンタＡ
５０４ カウンタＢ
５０５ 処理モード検出部
８０３ 終結タイミング検出部
８００ 終結期間分割検出部
８１０ 終結処理制御信号
１２００ アドレス記憶装置Ａ
１２０１ アドレス記憶装置Ｂ
１２０２ アドレス記憶装置Ｃ
１２０３ アドレス記憶装置Ｄ
１２０４ アドレス比較部
１２０５ トレースバックメモリアドレス
１２１３ 終結タイミング検出部
１２１０ 終結処理制御信号
１２１５ 処理モード検出部
１３００ ビット拡張
１３０１ 終結情報ビット書き込み
１３０２ 終結情報ビット読み出し
（第１の実施の形態）
以下に、本発明の実施の形態について、図面を参照して説明する。
図１は、本発明の実施の形態１に係るビタビ復号装置の構成を示すブロック図である。図１のビタビ復号装置は、終結された畳み込み符号を復号するためのものである。
図１において、ＡＣＳ部１００は入力される畳み込み符号からブランチメトリックを生成し、生成されたブランチメトリックからパスメトリックと各ノードにおけるパス選択信号を生成する。
トレースバックメモリ１０１はＡＣＳ部１００の出力するパス選択信号を記憶するものであり、例えば通常のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）によって構成される。
最尤パス判定部１０２はＡＣＳ手段１００の出力するパスメトリック及びパス選択信号から、最も確からしいパスを判定する。
終結タイミング検出部１０３は入力される畳み込み符号が終結符号であることを示す信号から、トレースバックされる時における入力符号の終結処理期間を検出し、トレースバック処理を制御する終結制御信号１１０を出力する。
トレースバック部１０４は、トレースバックメモリ１０１から出力されるパス選択信号と終結制御信号１１０、及び終結値とを入力とし、トレースバックするためのポインタを用いてトレースバックを行なう。
このトレースバック部１０４は、終結タイミング検出部１０３の出力する終結制御信号１１０と可変な終結値とからポインタ部１０６へ入力する強制値を生成する強制値生成部１０５と、最尤パス判定部１０２によって出力される最尤パスと、符号化ビット生成部１０８から出力される符号と、強制値生成部１０５から出力される強制値とを入力とし、トレースバックするためのポインタを出力するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔメモリ）で構成されるポインタ部１０６と、ポインタ部１０６から出力されるポインタを用いてトレースバックメモリ１０１から最も確からしいパス選択信号を読み出す選択部１０７と、選択部１０７より出力されるパス選択信号から符号化ビットを生成する符号化ビット生成部１０８とを備えている。
ＬＩＦＯ（Ｌａｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔメモリ）１０９はトレースバック部１０４から出力される符号化ビットを格納し、復号結果を出力する。
以上のように構成された、本実施の形態１のビタビ復号装置の動作を説明する。
このビタビ復号装置では、入力中の符号が終結符号であるどうかを示す信号を判別し、入力された畳み込み符号が終結符号でない場合には、従来のビタビ復号装置と同様なトレースバック処理をおこなう。（例えば、特許文献２参照）
従来と同様のトレースバック処理を、本回路の構成に合わせ簡単に説明すると、ＡＣＳ部１００では、入力された畳み込み符号をもとにブランチメトリックを生成し、さらにこのブランチメトリックを用いてトレリス線図の各ノードに到達するパスを選択し、各ノードに対するパスメトリック、及びパス選択信号を更新していく。このうち、パス選択信号はトレースバックメモリ１０１に格納される。
上記の処理と同時に、最尢パス判定部１０２では各ノードに対するパスメトリックを比較することにより、より尤度の高いものを選択していく。この最尤パス判定部１０２の判定結果は、トレースバック部１０４においてトレースバックが開始される時点におけるポインタ部１０６のポインタ値として与えられる。
トレースバック部１０４では、トレースバック開始時点において、上記のように最尤パス判定部１０２によって与えられたポインタ値で参照されるノードが選択部１０７で選択され、トレースバックメモリ１０１からこのポインタの示すノードにおけるパス選択信号が読み出され、符号化ビット生成部１０８へと入力される。符号化ビット生成部１０８で生成された符号は、ＬＩＦＯ １０９に入力されると同時にポインタ部１０７に入力され、ポインタの更新に使用される。
図２に示される符号の場合、ポインタ部１０６は、パス選択信号を順次入力するＦＩＦＯによって構成される。一般的には符号の生成多項式に基づき、パス選択信号から演算またはテーブルによってポインタ値を求める。ＬＩＦＯ１０９に入力された符号はトレースバック終了後に復号データとして出力される。これらの処理により、畳み込み符号が復号される。
このような機能をもつ復号装置において、入力された畳み込み符号が終結符号である場合の処理を説明する。
可変な終結値が０１０００１１１であった場合を例に説明する。
符号系列が伝送路の影響を全く受けずに、復号器に入力されたと仮定し、この符号がトレースバックされると考えると、トレリス線図のノードは、図３に示された符号化時におけるＳＴＡＴＥの値の遷移と逆順に、
（１４）｛ＸＸＸＸＸＸ｝→（１３）｛ＸＸＸＸＸ１｝→（１２）｛ＸＸＸＸ１１｝→（１１）｛ＸＸＸ１１１｝→（１０）｛ＸＸ１１１０｝→（９）｛Ｘ１１１００｝→（８）｛１１１０００｝→（７）｛１１０００１｝→（６）｛１０００１０｝→（５）｛０００１０Ｘ｝→（４）｛００１０ＸＸ｝→（３）｛０１０ＸＸＸ｝→（２）｛１０ＸＸＸＸ｝→（１）｛０ＸＸＸＸＸ｝→｛ＸＸＸＸＸＸ｝→・・・
と遷移するはずである。
しかし実際のシステムでは、送信された信号が伝送路で雑音の影響を受けることで、符号器で符号化された信号と復号装置の入力信号とは同一ではなくなり、ＡＣＳ回路１００で求められるパスメトリックおよびパス選択信号は、理想の値と違った値をもつ可能性がある。
そこで本発明の実施の形態１では、終結符号が入力された場合において、終結タイミング検出部１０３において入力された終結符号がトレースバックされる（１３）〜（１）の時刻を求めて、終結処理制御信号１１０を出力し、終結値によって定まるその時刻における理想的なＳＴＡＴＥにみちびくように、トレースバックメモリ１０１から取り出されるパス選択信号を使用せず、強制値を強制値生成部１０５で生成し、ポインタ部１０６でその強制値を用いてトレースバックを行う。
図４を参照して、入力された符号系列がトレースバック処理される時刻について説明する。ここで時刻はシンボルレート：ｆ規格化した値とする。
図４において、各時刻Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５の時間間隔は、トレースバックメモリ１０１にＭ個のパス選択信号が入力もしくは出力される時間間隔に相当する。
図４に示すように、時刻Ｔ０〜Ｔ１−１においては、メモリ１０１ＡのＭ個のパス選択信号が格納され、以後同様に、時刻Ｔ１〜Ｔ２−１においてはメモリ１０１Ｂに、時刻Ｔ２〜Ｔ３−１においてはメモリ１０１Ｃに、時刻Ｔ３〜Ｔ４−１においてはメモリＤに、順にＭ個のパス選択信号が格納され、時刻Ｔ４〜Ｔ５−１では、またメモリ１０１Ａに、という順序で繰り返し格納される。
時刻Ｔ０〜Ｔ１−１においてメモリ１０１Ａに格納されたパス選択信号は、時刻Ｔ３〜Ｔ４−１において格納された順とは、逆の順序で読み出される。つまり、時刻Ｔ１−１に格納されたパス選択信号は時刻Ｔ３に、時刻Ｔ０に格納されたパス選択信号は時刻Ｔ４−１に、取り出される。
このような復号装置において、図４のように、時刻Ｔ０〜Ｔ１−１の期間中に終結符号が入力されたときを考える。この終結系列の先頭、および最後尾が格納される時刻Ａ、およびＢを、それぞれＴ０＋Ｘ、およびＴ０＋Ｘ＋Ｙとすると、それらが取り出される時刻Ａ”、およびＢ”は、それぞれ、Ｔ４−Ｘ、およびＴ４−Ｘ−Ｙとなる。つまり終結符号の先頭は、Ｔ０を基準にするとＴａ＝Ｔ４−Ｘ−Ｔ０＝４Ｍ−Ｘ、後にとりだされ、終結符号の最後尾は、Ｔｂ＝Ｔ４−Ｘ−Ｙ−Ｔ０＝４Ｍ−Ｘ−Ｙ、後に取り出される。Ｍはトレースバック長によって決まり、Ｙは終結符号ビット数Ｎ−１であり、システムによって固定値なので、Ｘさえ求めれば、終結符号のパス選択信号が取り出される時刻がわかる。
本実施の形態１では、これをもとに終結タイミング検出部１０３において終結符号のパス選択信号が取り出される時刻を検出し、終結処理制御信号１１０を生成して、強制値生成部１０５に出力している。
図５に、本実施の形態１における終結タイミング検出部１０３の構成図を示す。
ＡＣＳ部１００は入力される畳み込み符号からブランチメトリックを生成し、生成されたブランチメトリックからパスメトリックと各ノードにおけるパス選択信号を生成する。
トレースバックメモリ１０１はＡＣＳ部１００の出力するパス選択信号を記憶するものであり、例えば通常のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）によって構成される。
最尤パス判定部１０２はＡＣＳ手段１００の出力するパスメトリック及びパス選択信号から、最も確からしいパスを判定する。
終結タイミング検出部１０３は入力される畳み込み符号が終結符号であることを示す信号から、トレースバックされる時における入力符号の終結処理期間を検出し、トレースバック処理を制御する終結制御信号１１０を出力する。
トレースバック部１０４は、トレースバックメモリ１０１から出力されるパス選択信号と終結制御信号１１０、及び終結値とを入力とし、トレースバックするためのポインタを用いてトレースバックを行なう。
このトレースバック部１０４は、終結タイミング検出部１０３の出力する終結制御信号１１０と可変な終結値とからポインタ部１０６へ入力する強制値を生成する強制値生成部１０５と、最尤パス判定部１０２によって出力される最尤パスと、符号化ビット生成部１０８から出力される符号と、強制値生成部１０５から出力される強制値とを入力とし、トレースバックするためのポインタを出力するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔメモリ）で構成されるポインタ部１０６と、ポインタ部１０６から出力されるポインタを用いてトレースバックメモリ１０１から最も確からしいパス選択信号を読み出す選択部１０７と、選択部１０７より出力されるパス選択信号から符号化ビットを生成する符号化ビット生成部１０８とを備えている。
ＬＩＦＯ（Ｌａｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔメモリ）１０９はトレースバック部１０４から出力される符号化ビットを格納し、復号結果を出力する。
以上の構成の、終結タイミング検出部１０３の動作のタイミングチャート図を図６に示す。
メモリ１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄの切り替わりによるトレースバック開始信号５００と、終結処理モード検出部５０５の終結期間終了信号５０１との論理積により、カウンタＡ５０３およびカウンタＢ５０４をスタートさせ、シンボルレート：ｆごとにカウントさせる。入力された畳み込み符号が終結符号であることを示す信号５０２の立ち上がりにより、６００のようにカウンタＡの値をホールドする。このときのカウンタＡの値をＣ１とすると、６０１のようにカウンタＢの値Ｃ２が、４Ｍ−Ｃ１−Ｎ＋１〜４Ｍ−Ｃ１を示すときに、処理モード検出部５０５において、（１３）〜（６）の状態を示す終結処理制御信号１１０を生成し出力する。
強制値生成部１０５では、この終結処理制御信号１１０と、入力される強制値とをもとに、強制値を生成する。
図７に、終結処理期間における、トレリス線図のノードおよび、そのときにトレースバックメモリ１０１から読み出されたパス選択信号のフローチャートを示す。ここでは説明のため、終結処理期間の直前のノードが、｛００００００｝の状態、終結値が、０１０００１１１である場合を説明するが、他の状態である場合も同様にして説明できる。
７００は、終結処理期間の直前のノードであり、ＦＩＦＯで構成されるポインタ部１０６が、｛００００００｝の状態となっていることを示している。このノードにおいて、選択部１０４によってトレースバックメモリ１０１からとり出されるパス選択信号は０であり、通常のトレースバック処理を施すと、次に遷移するノードとしては、図７の７０１の示す｛００００００｝の状態に遷移するはずである。しかし、終結タイミング検出部１０３から出力される終結処理制御信号１１０が、（１３）のタイミングを示すことにより、このパス選択信号のかわりに強制値として１を入力することで、図７の７０２に示す、｛０００００１｝の状態に導く。さらにこの７０２の示すノードにおいて読み出されるパス選択信号は０であり、７０３に示す｛００００１０｝の状態に遷移するはずであるが、終結処理制御信号１１０が（１２）を示すことによって、パス選択信号のかわりに強制値として１を入力することで、７０４の示す｛００００１１｝の状態に導く。
これらの処理を、終結処理期間において繰り返し行い、次に通常処理期間にもどる７０５で示される｛０１０００１０｝の状態まで、終結処理制御信号１１０の示す時刻にあった強制値を作成して、取り出されるパス選択信号のかわりに、ポインタ部１０６のＦＩＦＯに入力して、正しいノードに導く。つまり（１３）〜（６）の期間において、（１３）１（１２）１（１１）１（１０）０（９）０（８）０（７）１（６）０と、終結符号の順序を前後逆にしたものを、ポインタ部１０６のＦＩＦＯの入力として与えることになる。
このように、終結符号入力時におけるポインタを制御することにより、終結符号を境として、受信特性の変わるようなシステムにおいて、誤り率の高い系列における特性劣化が、誤り率の低い系列に影響を与えることを防ぐことができ、誤り訂正能力を向上することができる。
以上、終結値が０１０００１１１である場合を説明したが、終結値が可変の場合も、同様に説明できる。すなわち、入力される終結値を強制値生成部１０５において保持し、終結処理制御信号１１０をもとに、上述と同様に、終結値と逆順の値をＦＩＦＯへの入力の強制値とすることで、処理をおこなう。
なお、本実施の形態１では、トレースバック開始時のスタートポインタとして最尤パス判定部１０２の出力結果を用いているが、スタートポインタとして任意の固定したノードを選択するようにすれば、若干の誤り訂正能力を犠牲にすることにはなるが、このスタートポインタとして最尤パス判定部の出力結果を用いるための構成を省略することができる。
なお、本実施の形態１ではカウンタを二つ用いたが、一つのカウンタと、一つのカウンタ値保持装置とし、上記トレースバック開始信号５００と、終結処理モード検出部５０５の終結期間終了信号５０１との論理積によって、カウンタＢ５０４の値を記憶装置に保持することによっても、実現できる。
なお、終結値が固定値であるシステムの場合は、その固定値に基づく強制値を生成すればよく、強制値生成部１０５において、強制値の入力および、それにかかわる部分を省略することができる。
以上のように、本実施の形態１による係るビタビ復号装置によれば、予め定められた終結値に終結された畳み込み符号における終結タイミングを検出し、そこからトレースバックメモリの読み出しタイミングにあわせて、トレースバックポインタに所定の終結値から求められる強制値を与えるようにしたので、回路規模の大きな増加を招くことなく、終結符号前後の誤り訂正能力の悪化の伝播を防ぐことが可能となり、精度のよいビタビ復号を行うことができる効果が得られる。
（第２の実施の形態）
以下に、本発明の第２の実施の形態に係るビタビ復号装置について説明する。
図１の終結タイミング検出部１０３、および強制値生成部１０５の構成および動作以外は、第１の実施の形態と同じであるので、これらの処理については説明を省略する。
また、図４のように終結区間が二つの区間に分割されないときの動作は、第１の実施の形態と同じであるので説明を省略する。
図８に、本実施の形態２における、終結タイミング検出部８０３の構成図を示す。
この構成は、実施の形態１の終結タイミング検出部１０３に、さらに、終結期間分割検出部８００を追加したものである。終結処理期間が二つに分かれた場合の処理を、図９のように、メモリ１０１Ａにおいて時刻Ｔ０〜Ｔ１−１の期間Ｐ〜Ｑ、メモリ１０１Ｂにおいて時刻Ｔ１〜Ｔ２−１の期間Ｒ〜Ｓに、終結符号が分割されて入力されたときを例に説明する。
図９に示すように、時刻Ｐ、Ｑ、Ｒ、Ｓをそれぞれ、Ｐ：Ｔ０＋Ｘ、Ｑ：Ｔ１−１、Ｒ：Ｔ１、Ｓ：Ｔ０＋Ｘ＋Ｙとすると、それらが取り出される時刻Ｐ”、Ｑ”、Ｒ”、Ｓ”はそれぞれＰ”：Ｔ４−Ｘ、Ｑ”：Ｔ３、Ｓ”：Ｔ５−（Ｘ＋Ｙ−Ｍ）、Ｒ”：Ｔ５−１となり、それぞれＴ０から、４Ｍ−Ｘ、３Ｍ、６Ｍ−Ｘ−Ｙ、５Ｍ−１後に取り出される。つまり、終結期間の分割さえ検知すれば、終結期間が分割されないときと同様に、Ｘを求めれば、終結符号のパス選択信号が取り出される時刻がわかる。
図１０に、タイミングチャート図を示す。メモリ１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄの切り替わりによるトレースバック開始信号５００と、終結処理モード検出部５０５の終結期間終了信号５０１との論理積により、カウンタＡ５０３、およびカウンタＢ５０４をスタートさせ、シンボルレート：ｆごとにカウントさせる。入力された畳み込み符号が、終結符号の先頭であることを示す終結符号信号５０２により、１０００のように、カウンタＡ５０３の値をホールドする。この後、終結符号信号５０２が立ち下がる前に、トレースバック開始信号５００がくることにより、終結期間分割検出器８００が、終結期間の分割を検知し、処理モード検出部５０５に、終結期間の分割を知らせる。
このように、終結期間の分割が検出されると、処理モード検出部５０５において、カウンタＢ５０４の値Ｃ２＝３Ｍ〜４Ｍ−Ｃ１の期間および、Ｃ２＝５Ｍ−１〜６Ｍ−Ｎ−Ｃ１の期間に、それぞれの時刻に応じた終結処理制御信号８１０を生成し出力する。本例では、３Ｍ〜４Ｍ−Ｃ１の期間が（７）（６）の期間、および５Ｍ−１〜６Ｍ−Ｎ−Ｃ１の期間が（１３）〜（８）の期間となる。また、時刻Ｑ”のトレースバックの開始点における状態が（１）〜（５）の場合は、その期間についても終結処理制御信号８１０を出力する。
強制値生成部１０５では、この終結処理制御信号８１０をもとに、強制値を生成する。図１１に終結処理期間における、トレリス線図のノードおよび、そのときにトレースバックメモリ１０１から読み出されたパス選択信号のフローチャートを示す。図左側に、時刻Ｔ３〜Ｔ４−１におけるメモリ１０１Ａにおけるトレースバック、図右側に、時刻Ｔ４〜Ｔ５におけるメモリ１０１Ｂにおけるトレースバックを示す。
図１１の１１０２は、時刻Ｔ３〜Ｔ４−１におけるトレースバックの開始時のノードであり、通常は、最尤パス判定部１０２の出力によってＦＩＦＯで構成されるポインタの全ビットを書き換える。この処理において、終結タイミング検出部８０３の出力する終結処理制御信号８１０が、（７）のタイミングを示すことにより、最尤パス判定部１０２の出力のかわりに、強制的に、図１１の１１０３に示すように、｛１１０００１｝の状態を与える。終結タイミング検出部８０３の出力する終結処理制御信号８１０が、（１３）〜（８）および（５）〜（１）のように、ポインタの全ビットが確定しない状態が、トレースバック開始点となる場合は、確定するビットのみ強制値を選択し、残りのビットについては、最尤パス判定部１０２の出力を使用する。例えば、（１１）の場合は、下位３ビットについては、強制値として１１１を与え、上位３ビットは、最尤パス判定部１０２の出力｛ａｂｃｄｅｆ｝の上位３ビットａｂｃを使用し、｛ａｂｃ１１１｝の状態となる。
こうして、メモリ１０１Ａによるトレースバックの時刻Ｔ３〜Ｔ４−１における終結処理期間Ｐ〜Ｑにおいて、終結期間が分割されないときと同様に、パス選択信号のかわりに、終結処理制御信号８１０をもとに生成した強制値を、ＦＩＦＯの入力として使用する。すなわち、この例の場合は、図１１の１１０３の示す｛１１０００１｝の状態から、１１０４の示す｛１０００１０｝の状態に導く。つまり、（７）〜（６）の期間において、（７）１（６）０と終結符号の前半部分において順序を前後逆にしたものを、ポインタ部のＦＩＦＯの入力として与えることになる。
次に、メモリ１０１Ｂによるトレースバックの時刻Ｔ４〜Ｔ５−１における終結処理期間Ｒ〜Ｓにおいても、パス選択信号のかわりに、終結処理制御信号８１０をもとに生成した強制値を、ＦＩＦＯの入力として使用する。すなわち、この例の場合には、図１２の１１０５に示す｛００００００｝の状態から、１１０６に示す｛１１１０００｝の状態に導く。つまり、（１３）〜（８）の期間において、（１３）１（１２）１（１１）１（１０）０（９）０（８）０と、終結符号の後半の部分において順序を前後逆にしたものを、ポインタ部１０６のＦＩＦＯの入力として与えることになる。
以上、図９のように終結期間が分割された場合において説明したが、終結期間の分割のされかた次第で、終結処理制御信号８１０がかわり、強制値の期間および値もかわるが、同様にしてその動作は同様である。
以上のように、本実施の形態２によるビタビ復号装置によれば、期間が二つの期間に分割された場合にも、この終結符号が分割されていることを考慮して各期間に強制値の設定を、行うようにしたので、終結符号を正しくトレースバックすることができ、第１の実施の形態よりも、誤り訂正能力をより向上することが可能となる効果が得られる。
（第３の実施の形態）
以下に、本発明の第３の実施の形態に係わるビタビ復号装置について説明する。
本実施の形態３は、終結タイミング検出部の構成、および動作以外は、第２の実施の形態と同じであるので、これらの処理においては説明を省略する。
図１２に、本実施の形態３における、終結タイミング検出部１２１３の構成を示す。
１２００〜１２０３は、終結符号が格納されるトレースバックメモリ１０１への各所要の時点における書込みアドレスを記憶するアドレス記憶装置Ａ〜Ｄである。
１２０４は、トレースバックメモリ１０１のアドレスと、アドレス記憶装置Ａ〜Ｄに格納されたアドレスとを一致比較するアドレス比較部である。
１２１５は、アドレス比較部１２０４の出力から終結処理制御信号１２１０を生成する処理モード検出部である。
以上のように構成された、終結タイミング検出部１２１３の動作について説明する。
図９のように、終結期間が分割されてトレースバックメモリ１０１に入力されたときの動作を、図１０のタイミングチャート図を参照して説明する。
アドレス記憶装置Ａ １２００は、終結符号信号５０２の立ち上がり（時刻Ｐ）における、トレースバックメモリ１０１の書き込みアドレスＡＤ＿ｐを格納する。アドレス記憶装置Ｂ １２０１は、トレースバック開始信号１２１２の立ち上がり（時刻Ｑ）により、トレースバックメモリ１０１の書き込みアドレスＡＤ＿ｑを格納する。アドレス記憶装置Ｃ １２０２は、トレースバック開始信号５００の立ち下がり（時刻Ｒ）における、トレースバックメモリ１０１の書き込みアドレスＡＤ＿ｒを格納する。アドレス記憶装置Ｄ １２０３は、終結符号信号５０２の立ち下がり（時刻Ｓ）における、トレースバックメモリ１０１の書き込みアドレスＡＤ＿ｓを格納する。
アドレス比較部１２０５において、上記のようにして、アドレス記憶装置Ａ〜Ｄに格納されたアドレス：ＡＤ＿ｐ〜ＡＤ＿ｓと、トレースバックメモリ１０１の読み出しアドレス：ＡＤ＿ｍとを比較し、格納後に、格納したアドレスと読み出しアドレスとの一致が確認されることによって、Ｐ〜Ｓのそれぞれの時点において書き込まれたパス選択信号が読み出されたことを検出する。つまり、ＡＤ＿ｍとＡＤ＿ｐとの一致比較をおこない、格納してから、次に一致する時刻がＰ”となる。同様に、ＡＤ＿ｍとＡＤ＿ｑ〜ＡＤ＿ｓに対して一致比較をおこない、格納してから、次に一致する時刻が、Ｑ”〜Ｓ”となる。
このアドレス比較部１２０５で検出された時刻をもとに、第２の実施の形態と同様に、処理モード検出部１２１５によって、状態（１３）〜（６）を示す終結処理制御信号１２１０を、強制値生成部１０５に出力する。トレースバックの開始点が（５）〜（１）の場合は、その期間についても終結処理制御信号１２１０を強制値生成部１０５に出力する。
後の処理は、第２の実施の形態と同様の処理をおこなうことで、第２の実施の形態と同様に、誤り訂正能力を向上できる効果を得ることができる。
なお、終結区間が分割したときの処理を考えない場合には、若干の誤り訂正能力の向上を犠牲にすることで、アドレス記憶装置Ａ １２００の、装置、および動作を削減することが可能になる。
なお、トレースバック開始、および終了時のトレースバックメモリ１０１のアドレスが固定であるような構成にし、アドレス比較部１２０４において、その固定値をアドレス記憶装置Ｂ １２０１、およびアドレス記憶装置Ｃ １２０２の、記憶アドレスのかわりとすることで、アドレス記憶装置Ｂ １２０１、およびアドレス記憶装置Ｃ １２０２の、装置および動作を削減することができる。
以上のような本実施の形態３によるビタビ復号装置によれば、終結タイミング検出手段において、終結期間が二つのバンクに分かれる場合に、一つ目のバンクの終結符号の先頭の値、一つ目のバンクの終結符号の最後の値、二つ目のバンクの終結符号の先頭の値、および、二つ目のバンクの終結符号の最後の値、をそれぞれ書き込むときのアドレスを記憶するアドレス記憶手段を備え、該記憶された書き込みアドレスと、トレースバックメモリを読み出すときのアドレスとを比較することで終結処理期間を検出し、トレースバック部は、その検出された期間において、終結値に基づいた強制値をポインタに設定するようにしたので、終結符号前後の誤り訂正能力の悪化の伝播を防ぐことが可能となり、精度のよいビタビ復号を行うことができる効果が得られる。
（第４の実施の形態）
以下に、本発明の第４の実施の形態に係わるビタビ復号装置について説明する。
本実施の形態４は、トレースバックメモリと、終結タイミング検出器の構成、および動作以外は、第２の実施の形態と同じであるので、これらについては説明を省略する。
図１３の、ビット拡張１３００に示すように、これまでの実施の形態に対して、トレースバックメモリ１０１のビット数を、終結情報ビットのビット数だけ拡張し、従来のパス選択信号の格納に加え、終結符号によるパス選択信号が格納される場合には、終結情報ビット書き込み１３０１に示すように、終結状態を示す（１）〜（１３）の情報を、順次格納していく。本実施の形態４の場合は、パス選択信号のビット数に加え、終結情報ビットの４ビットを拡張して、トレースバックメモリ１３０１に格納する。
さらに、終結情報ビット読み出し１３０２に示すように、トレースバックにおけるパス選択信号の読み出し時において、同時にこの終結情報ビットを読み出し、この読み出された終結情報ビットを、第２、３の実施の形態における終結処理制御信号８１０，１２１０と同様に用いれば、第２、３の実施の形態における終結タイミング検出部８０３，１２１３なしに、終結タイミングの検出をおこなうことが可能となる。
以降の処理を、第２、３の実施の形態と同様の処理をおこなうことで、第２の実施の形態と同様に、誤り訂正能力を上げることが可能となる。
なお、本実施の形態４では、終結状態を示す（１）〜（１３）を、４ビットの終結情報としてトレースバックメモリに格納したが、トレースバックメモリ１０１への記録の開始と同時に、カウンタを回し、終結期間が分割されたときは、そのカウンタ値から何ステップずつに分割されたかを検出し、強制値生成部１０５において、第２、第３の実施の形態と同様に、分割のされ方に合わせた処理をすることによって、終結状態を示す４ビットの終結情報を、終結符号であることを示す１ビットの情報とすることが可能となり、これにより、メモリの削減をおこなうことができる。
以上のような本実施の形態４によるビタビ復号装置によれば、終結タイミング検出手段は、定められた終結値に終結された畳み込み符号をトレースバックメモリへ書き込むときに、その符号が終結符号であることを示す複数ビット、あるいは１ビットからなる判定データを畳み込み符号と同時にトレースバックメモリに書き込み、畳み込み符号の読み出し時に、前記判定データを同時に読み出し、その判定データを用いて終結期間であることを判別し、その検出された期間において、前記終結値に基づいた強制値を前記ポインタに設定するようにしたので、上記実施の形態１〜３におけると同様に、終結符号前後の誤り訂正能力の悪化の伝播を防ぐことが可能となり、精度のよいビタビ復号を行うことができる効果が得られる。
（第５の実施の形態）
以下に本発明の第５の実施の形態に係わるビタビ復号装置について説明する。
第１〜第４の実施の形態は、複数バンクからなるトレースバックメモリを用いたパイプライン処理によるトレースバックの実施の形態であったが、本実施の形態５では、トレースバックメモリに、入力符号の書き込みレートのＭ倍の読み出しレートでアクセスをすることによって、一つのバンクからなるトレースバックメモリで処理をおこなう。トレースバック処理のタイミング、および回数以外は、第４の実施の形態と同様であるので、これらの処理については、説明を省略する。
図１４を参照して、本実施の形態５の動作を説明する。
図１４の１４００に示すように、一つのバンクよりなるトレースバックメモリに、時刻Ｔ０からパス選択信号を格納していき、Ｍ個の信号が書きこまれた時刻Ｔ１−１から、次のパス選択信号が書きこまれる時刻Ｔ１までの間に、１４０１に示すように、時刻Ｔ０〜Ｔ１−１に格納されたパス選択信号を用いて、トレースバック処理をおこない、時刻Ｔ０にパス選択信号が書き込まれた時点の畳み込み符号の復号をおこなう。
さらに、時刻Ｔ１において、先ほど復号された時刻Ｔ０にパス選択信号を格納したアドレスに、次の畳込み符号によるパス選択信号を書き込み、さきほどと同様に、Ｔ１から次のパス選択信号が書きこまれる時刻Ｔ１＋１までの間に、１４０２に示すように、時刻Ｔ０＋１〜Ｔ１に格納されたパス選択信号を用いて、トレースバック処理をおこない、時刻Ｔ０＋１にパス選択信号が書き込まれた時点の畳み込み符号の復号をおこなう。
さらに、時刻Ｔ１＋１において、先ほど復号された時刻Ｔ０＋１にパス選択信号を格納したアドレスに、次の畳込み符号によるパス選択信号を書き込み、さきほどと同様に、Ｔ１＋１から次のパス選択信号が書きこまれる時刻Ｔ１＋２までの間に、１４０３に示すように、時刻Ｔ０＋２〜Ｔ１＋１に格納されたパス選択信号を用いて、トレースバック処理をおこない、時刻Ｔ０＋２にパス選択信号が書き込まれた時点の畳み込み符号の復号をおこなう。
これらの処理を繰り返して、毎シンボルレートごとに復号をおこなっていき、出力された復号符号は、ＬＩＦＯを介することなく、そのまま復号結果となる。
このようなトレースバック処理において、入力符号が終結符号である場合に、第４の実施の形態と同様に、終結情報ビットをトレースバックメモリに格納し、この情報をもとにこれまでの実施の形態と同様に、強制値を作成してパス選択信号のかわりに使用することにより、誤り訂正能力を上げることが可能となる。
以上のような本実施の形態５によるビタビ復号装置は、複数バンクからなるトレースバックメモリを用いたパイプライン処理によるトレースバックを行うのではなく、トレースバックメモリに、入力符号の書き込みレートのＭ倍の読み出しレートでアクセスをすることによって、一つのバンクからなるトレースバックメモリで処理を行うようにしたもので、上記実施の形態１〜４におけると同様に、終結情報ビットをトレースバックメモリに格納し、これをもとに強制値を作成してパス選択信号の代わりに用いることにより、符号前後の誤り訂正能力の悪化の伝播を防ぐことが可能となり、精度のよいビタビ復号を行うことができる効果が得られる。
本発明にかかるビタビ復号装置、およびビタビ復号方法は、終結処理された畳み込み符号の復号において誤り訂正特性の劣化を防ぐことができ、デジタルテレビの復調回路および復調方式として有用である
本発明は、畳み込み符号により伝送されたデータを、ビタビ復号を用いて誤り訂正するビタビ復号装置、およびビタビ復号方法に関するものである。
畳み込み符号を用いてデータ送信し、受信側でビタビ復号を用いて誤り訂正を行うようなデジタル伝送システムにおいて、ある終結符号で符号系列を終結することによって、複数のまったく関係のない符号化されるべきデータを連結し、一つの符号系列として扱うことにより、単一の復号化器により連続して復号が行える技術が広く知られている。
ここでは、図２（ａ）の２０１に示される畳み込み符号化器によって畳み込み符号化された信号を対象とする。この畳み込み符号化器２０１は、図に示されるように、順に入力される情報ビットＩをＤ１〜Ｄ６からなるシフトレジスタに保持し、先に入力された６ビットの情報ビットと、現在の入力の情報ビットＩから、２ビットの符号ビットＣ０、Ｃ１が生成される。具体的には、
Figure 2005117272
となる。これらは、図２（ｂ）の２０２によって示されるトレリス線図で表される。以後Ｄ１〜Ｄ６の値を、ＳＴＡＴＥ［Ｄ１,Ｄ２,Ｄ３,Ｄ４,Ｄ５,Ｄ６］で表記する。
一般的に、符号化器に入力されるビット系列のうち、ある特定の順序の符号系列を、終結ビットとして扱い、終結処理に使用するが、終結ビットが、図３に示すように、01000111の順で入力される符号系列で終結されている場合を例として説明する。
図２（ａ）の２０１に示される畳み込み符号化器に、終結ビット01000111が順に入力されるときを考える。終結ビットの前後のビットは、0も1もとりえるのでXとする。
終結ビット01000111の先頭の0が、この符号化器に入力される時点では、ＳＴＡＴＥは｛XXXXXX｝である。この状態から、終結ビット01000111が順に入力されると、図３に示されるように、ＳＴＡＴＥの値は
｛XXXXXX｝→ (1)｛0XXXXX｝→ (2)｛10XXXX｝→ (3)｛010XXX｝→ (4)｛0010XX｝→ (5)｛00010X｝→ (6)｛100010｝→ (7)｛110001｝→ (8)｛111000｝→ (9)｛X11100｝→ (10)｛XX1110｝→ (11)｛XXX111｝→ (12)｛XXXX11｝→ (13)｛XXXXX1｝→ (14)｛XXXXXX｝→・・・
と推移し、それぞれのＳＴＡＴＥと、入力ビットの値によって、畳み込み符号が生成される。
このように符号化された符号が、伝送路による影響を全く受けずに、復号器に入力されると仮定すると、復号時のトレースバックにおけるトレリス線図のノードは、符号化された順とは逆に、（１３）〜（１）の順に推移するはずである。
このような特性をふまえ、終結処理前後誤の誤り訂正能力の劣化を防ぐため、いくつかの技術が考えだされている。従来技術の代表的なものとしては、ＡＣＳ（Ａｄｄ Ｃｏｍｐａｒｅ Ｓｅｌｅｃｔ）回路内において終結符号の位置情報をもとに、上記のＳＴＡＴＥのうち（６）〜（８）のいずれかのタイミングで、固有のノードのＳＴＡＴＥに対応するパスメトリックの値を、０もしくはＭＡＸ値に制御することで、誤り訂正能力の向上を測っているものなどが挙げられる。（例えば、特許文献１参照）
特開２０００−１８３７５６号公報 特開平９−１９１２５８号公報
しかしながら、上記のような手法をとると、各数ビットよりなるパスメトリックを保持するレジスタ数十個に対して値を、０もしくはＭＡＸ値に制御する必要があり、これらの制御回路の回路規模の増加は無視できない。また終結値が可変のようなシステムにおいては、さらなる回路規模の増加を招く。よって、これらの回路増加の低減と、さらなる性能の向上が課題となる。
そこで本発明は上記課題を鑑み、その目的は回路規模の増加を招くことなく、終結符号前後の誤り訂正能力の悪化の伝播を防ぎ、また、従来よりも、さらなる訂正能力の向上を図ることにある。
上記課題を解決するため、請求項１の発明は、予め定められた終結値により終結された畳み込み符号を復号するビタビ復号装置において、入力符号からブランチメトリックを生成して、パスメトリックと、各ノードにおけるパス選択信号とを生成するＡＣＳ手段と、前記ＡＣＳ手段の出力するパス選択信号を、記憶するトレースバックメモリと、前記入力符号の終結タイミングを検出して、前記トレースバックメモリに対して行うトレースバック処理を制御する終結制御信号を出力する終結タイミング検出手段と、前記トレースバックメモリから出力するパス選択信号と、前記終結制御信号とを入力とし、トレースバックするためのポインタを用いて、前記トレースバック処理を行なうトレースバック部とを有し、前記トレースバック部は、前記終結制御信号が終結処理期間を示す場合に、前記バス選択信号とは無関係に、前記終結値に基づいた強制値を前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項２の発明は、請求項１記載のビタビ復号装置において、前記トレースバック部は、前記トレースバックメモリに入力符号の書き込みレートのＭ（Ｍは２以上の整数）倍の読み出しレートでアクセスして、前記トレースバックを行う、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項３の発明は、請求項１記載のビタビ復号装置において、前記トレースバックメモリは、複数のバンクを備えてなり、前記トレースバック部は、パイプライン処理により、前記複数バンクに分かれたトレースバックメモリを用いてトレースバック処理を行うものであり、前記終結タイミング検出手段は、前記終結値が二つのバンクに分かれた場合に、その二つの、もしくは一方の終結符号期間を検出し、前記トレースバック部は、その二つの、もしくは一方の終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定し、トレースバック処理を行う、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項４の発明は、請求項１または３に記載のビタビ復号装置において、前記終結タイミング検出手段は、符号データが入力されるたびにカウントを行うカウンタ手段を備え、定められた終結値で終結された畳み込み符号を、前記トレースバックメモリへ書き込む時点において、前記カウント手段のカウンタ値から計算によって、前記終結符号期間を求めるものであり、前記トレースバック部は、前記検出した終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定し、トレースバック処理を行う、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項５の発明は、請求項３記載のビタビ復号装置において、前記終結タイミング検出手段は、符号データが入力されるたびにカウントを行うカウンタ手段を備え、トレースバック開始信号と、終結符号信号とから、終結符号期間が二つに分割されていることを検出する終結期間分割検出手段と、定められた終結値に終結された畳み込み符号を、前記トレースバックメモリへ書き込む時点において、前記カウント手段のカウンタ値から計算によって、１つの前記終結符号期間、あるいは二つに分割されたと検出された前記終結符号期間を求めるものであり、前記トレースバック手段は、前記検出された終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項６の発明は、請求項３記載のビタビ復号装置において、前記終結タイミング検出手段は、定められた終結値に終結された畳み込み符号の先頭の値を、前記トレースバックメモリへ書き込むときのアドレスを記憶する一つのアドレス記憶手段を備え、記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスとを比較することで、前記終結処理期間を検出するものであり、前記トレースバック手段は、前記検出された終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項７の発明は、請求項３記載のビタビ復号装置において、前記終結タイミング検出手段は、前記終結期間が二つのバンクに分かれる場合に、一つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するアドレス記憶手段と、一つ目のバンクの終結符号の最後の値を書き込むときのアドレスを記憶するアドレス記憶手段と、二つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するアドレス記憶手段と、二つ目のバンクの終結符号の最後の値を書き込むときのアドレスを記憶するアドレス記憶手段と、記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスとを比較することで、前記終結処理期間を検出するアドレス比較手段とを有し、前記トレースバック部は、前記検出された終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項８の発明は、請求項３記載のビタビ復号装置において、前記トレースバックメモリにおけるトレースバック開始、および終了のアドレスが固定であり、前記終結タイミング検出手段は、一つ目のバンクの終結符号の最後の値を、書き込むときのアドレスを記憶するアドレス記憶手段と、二つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するアドレス記憶手段と、記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスとを比較することで、前記終結処理期間を検出するアドレス比較手段とを有し、前記炉レースバック部は、前記検出された期間において、前記終結値に基づいた強制値を、前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項９の発明は、請求項２、または３記載のビタビ復号装置において、前記終結タイミング検出手段は、定められた終結値に終結された畳み込み符号をトレースバックメモリへ書き込むときにその符号が終結符号であることを示す１ビットの判定データを、畳み込み符号とともにトレースバックメモリに書き込む手段と、畳み込み符号の読み出し時に前記判定データを同時に読み出す手段と、その判定データを用いて終結期間であることを判別する手段を有し、前記トレースバック部は、前記検出された期間において、前記終結値に基づいた強制値を、前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項１０の発明は、請求項２、または３記載のビタビ復号装置において、前記終結タイミング検出手段は、定められた終結値に終結された畳み込み符号をトレースバックメモリへ書き込むときに、その符号の終結状態を示す複数ビットからなる判定データを、畳み込み符号とともに、該トレースバックメモリに書き込む手段と、前記トレースバックメモリから、畳み込み符号を読み出す際に、前記判定データを同時に読み出す手段とを有し、前記トレースバック部は、前記判定データが読み出された時点において、前記終結値に基づいた強制値を、前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項１１の発明は、請求項１ないし１０のいずれかに記載のビタビ復号装置において、終結値が可変となるような符号系列の場合において、その終結値に応じた可変の値を強制値に設定する手段を有し、前記トレースバック部は、前記終結タイミング検出手段によって終結期間を検出したときに、可変な終結値に応じた強制値を、トレースバックポインタに強制的に設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項１２の発明は、請求項１ないし１１のいずれかに記載のビタビ復号装置において、前記トレースバックポインタをＦＩＦＯ（Ｆａｓｔ Ｉｎ Ｆａｓｔ Ｏｕｔ）で構成し、前記終結タイミング検出手段で検出された終結処理期間においては、前記ＦＩＦＯの入力ビットとして、バス選択信号とは無関係に、強制値を入力する手段を有し、前記トレースバック部は、前記終結値に基づいた強制値を、前記ポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項１３の発明は、請求項１ないし１２のいずれかに記載のビタビ復号装置において、前記終結期間検出手段は、検出された一つあるいは二つの期間に分かれた終結処理期間のうち、ある部分的な期間のみを検出、出力するものであり、前記トレースバック部は、その部分的な期間においてのみ、強制値を前記トレースバックポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
請求項１４の発明は、予め定められた終結値により終結された畳み込み符号を、復号するビタビ復号方法において、終結された符号の前後の符号におけるトレースバック時に、実際のトレースバックした結果にかかわらず、前記終結値に基づいた強制値を、トレースバックポインタに設定する、ものである。
これにより、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことができ、さらなる誤り訂正能力の向上を図ることができる。
以上のように、本発明にかかるビタビ復号装置、およびビタビ復号方法によれば、予め定められた終結値に終結された畳み込み符号における終結タイミングを検出し、そこからトレースバックメモリの読み出しタイミングにあわせて、トレースバックポインタに終結値から求められる強制値を与えるようにすることで、回路規模の大きな増加を招くことなく終結符号前後の誤り訂正能力の悪化の伝播を防ぐことが可能となる。
（第１の実施の形態）
以下に、本発明の実施の形態について、図面を参照して説明する。
図１は、本発明の実施の形態１に係るビタビ復号装置の構成を示すブロック図である。図１のビタビ復号装置は、終結された畳み込み符号を復号するためのものである。
図１において、ＡＣＳ部１００は入力される畳み込み符号からブランチメトリックを生成し、生成されたブランチメトリックからパスメトリックと各ノードにおけるパス選択信号を生成する。
トレースバックメモリ１０１はＡＣＳ部１００の出力するパス選択信号を記憶するものであり、例えば通常のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）によって構成される。
最尤パス判定部１０２はＡＣＳ手段１００の出力するパスメトリック及びパス選択信号から、最も確からしいパスを判定する。
終結タイミング検出部１０３は入力される畳み込み符号が終結符号であることを示す信号から、トレースバックされる時における入力符号の終結処理期間を検出し、トレースバック処理を制御する終結制御信号１１０を出力する。
トレースバック部１０４は、トレースバックメモリ１０１から出力されるパス選択信号と終結制御信号１１０、及び終結値とを入力とし、トレースバックするためのポインタを用いてトレースバックを行なう。
このトレースバック部１０４は、終結タイミング検出部１０３の出力する終結制御信号１１０と可変な終結値とからポインタ部１０６へ入力する強制値を生成する強制値生成部１０５と、最尤パス判定部１０２によって出力される最尤パスと、符号化ビット生成部１０８から出力される符号と、強制値生成部１０５から出力される強制値とを入力とし、トレースバックするためのポインタを出力するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔメモリ）で構成されるポインタ部１０６と、ポインタ部１０６から出力されるポインタを用いてトレースバックメモリ１０１から最も確からしいパス選択信号を読み出す選択部１０７と、選択部１０７より出力されるパス選択信号から符号化ビットを生成する符号化ビット生成部１０８とを備えている。
ＬＩＦＯ（Ｌａｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔメモリ）１０９はトレースバック部１０４から出力される符号化ビットを格納し、復号結果を出力する。
以上のように構成された、本実施の形態１のビタビ復号装置の動作を説明する。
このビタビ復号装置では、入力中の符号が終結符号であるどうかを示す信号を判別し、入力された畳み込み符号が終結符号でない場合には、従来のビタビ復号装置と同様なトレースバック処理をおこなう。（例えば、特許文献２参照）
従来と同様のトレースバック処理を、本回路の構成に合わせ簡単に説明すると、ＡＣＳ部１００では、入力された畳み込み符号をもとにブランチメトリックを生成し、さらにこのブランチメトリックを用いてトレリス線図の各ノードに到達するパスを選択し、各ノードに対するパスメトリック、及びパス選択信号を更新していく。このうち、パス選択信号はトレースバックメモリ１０１に格納される。
上記の処理と同時に、最尤パス判定部１０２では各ノードに対するパスメトリックを比較することにより、より尤度の高いものを選択していく。この最尤パス判定部１０２の判定結果は、トレースバック部１０４においてトレースバックが開始される時点におけるポインタ部１０６のポインタ値として与えられる。
トレースバック部１０４では、トレースバック開始時点において、上記のように最尤パス判定部１０２によって与えられたポインタ値で参照されるノードが選択部１０７で選択され、トレースバックメモリ１０１からこのポインタの示すノードにおけるパス選択信号が読み出され、符号化ビット生成部１０８へと入力される。符号化ビット生成部１０８で生成された符号は、ＬＩＦＯ１０９に入力されると同時にポインタ部１０７に入力され、ポインタの更新に使用される。
図２に示される符号の場合、ポインタ部１０６は、パス選択信号を順次入力するＦＩＦＯによって構成される。一般的には符号の生成多項式に基づき、パス選択信号から演算またはテーブルによってポインタ値を求める。ＬＩＦＯ１０９に入力された符号はトレースバック終了後に復号データとして出力される。これらの処理により、畳み込み符号が復号される。
このような機能をもつ復号装置において、入力された畳み込み符号が終結符号である場合の処理を説明する。
可変な終結値が01000111であった場合を例に説明する。
符号系列が伝送路の影響を全く受けずに、復号器に入力されたと仮定し、この符号がトレースバックされると考えると、トレリス線図のノードは、図３に示された符号化時におけるSTATEの値の遷移と逆順に、
(14)｛XXXXXX｝→ (13)｛XXXXX1｝→ (12)｛XXXX11｝→ (11)｛XXX111｝→ (10)｛XX1110｝→ (9)｛X11100｝→ (8)｛111000｝→ (7)｛110001｝→ (6)｛100010｝→ (5)｛00010X｝→ (4)｛0010XX｝→ (3)｛010XXX｝→ (2)｛10XXXX｝→ (1)｛0XXXXX｝→｛XXXXXX｝→・・・
と遷移するはずである。
しかし実際のシステムでは、送信された信号が伝送路で雑音の影響を受けることで、符号器で符号化された信号と復号装置の入力信号とは同一ではなくなり、ＡＣＳ回路１００で求められるパスメトリックおよびパス選択信号は、理想の値と違った値をもつ可能性がある。
そこで本発明の実施の形態１では、終結符号が入力された場合において、終結タイミング検出部１０３において入力された終結符号がトレースバックされる（１３）〜（１）の時刻を求めて、終結処理制御信号１１０を出力し、終結値によって定まるその時刻における理想的なSTATEにみちびくように、トレースバックメモリ１０１から取り出されるパス選択信号を使用せず、強制値を強制値生成部１０５で生成し、ポインタ部１０６でその強制値を用いてトレースバックを行う。
図４を参照して、入力された符号系列がトレースバック処理される時刻について説明する。ここで時刻はシンボルレート：ｆで規格化した値とする。
図４において、各時刻Ｔ０、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５の時間間隔は、トレースバックメモリ１０１にＭ個のパス選択信号が入力もしくは出力される時間間隔に相当する。
図４に示すように、時刻Ｔ０〜Ｔ１−１においては、メモリ１０１ＡのＭ個のパス選択信号が格納され、以後同様に、時刻Ｔ１〜Ｔ２−１においてはメモリ１０１Ｂに、時刻Ｔ２〜Ｔ３−１においてはメモリ１０１Ｃに、時刻Ｔ３〜Ｔ４−１においてはメモリＤに、順にＭ個のパス選択信号が格納され、時刻Ｔ４〜Ｔ５−１では、またメモリ１０１Ａに、という順序で繰り返し格納される。
時刻Ｔ０〜Ｔ１−１においてメモリ１０１Ａに格納されたパス選択信号は、時刻Ｔ３〜Ｔ４−１において格納された順とは、逆の順序で読み出される。つまり、時刻Ｔ１−１に格納されたパス選択信号は時刻Ｔ３に、時刻Ｔ０に格納されたパス選択信号は時刻Ｔ４−１に、取り出される。
このような復号装置において、図４のように、時刻Ｔ０〜Ｔ１−１の期間中に終結符号が入力されたときを考える。この終結系列の先頭、および最後尾が格納される時刻Ａ、およびＢを、それぞれＴ０＋Ｘ、およびＴ０＋Ｘ＋Ｙとすると、それらが取り出される時刻Ａ”、およびＢ”は、それぞれ、Ｔ４−Ｘ、及びＴ４−Ｘ−Ｙとなる。つまり終結符号の先頭は、Ｔ０を基準にするとＴａ＝Ｔ４−Ｘ−Ｔ０＝４Ｍ−Ｘ、後にとりだされ、終結符号の最後尾は、Ｔｂ＝Ｔ４−Ｘ−Ｙ−Ｔ０＝４Ｍ−Ｘ−Ｙ、後に取り出される。Ｍはトレースバック長によって決まり、Ｙは終結符号ビット数N-1であり、システムによって固定値なので、Ｘさえ求めれば、終結符号のパス選択信号が取り出される時刻がわかる。
本実施の形態１では、これをもとに終結タイミング検出部１０３において終結符号のパス選択信号が取り出される時刻を検出し、終結処理制御信号１１０を生成して、強制値生成部１０５に出力している。
図５に、本実施の形態１における終結タイミング検出部１０３の構成図を示す。
ＡＣＳ部１００は入力される畳み込み符号からブランチメトリックを生成し、生成されたブランチメトリックからパスメトリックと各ノードにおけるパス選択信号を生成する。
トレースバックメモリ１０１はＡＣＳ部１００の出力するパス選択信号を記憶するものであり、例えば通常のＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）によって構成される。
最尤パス判定部１０２はＡＣＳ手段１００の出力するパスメトリック及びパス選択信号から、最も確からしいパスを判定する。
終結タイミング検出部１０３は入力される畳み込み符号が終結符号であることを示す信号から、トレースバックされる時における入力符号の終結処理期間を検出し、トレースバック処理を制御する終結制御信号１１０を出力する。
トレースバック部１０４は、トレースバックメモリ１０１から出力されるパス選択信号と終結制御信号１１０、及び終結値とを入力とし、トレースバックするためのポインタを用いてトレースバックを行なう。
このトレースバック部１０４は、終結タイミング検出部１０３の出力する終結制御信号１１０と可変な終結値とからポインタ部１０６へ入力する強制値を生成する強制値生成部１０５と、最尤パス判定部１０２によって出力される最尤パスと、符号化ビット生成部１０８から出力される符号と、強制値生成部１０５から出力される強制値とを入力とし、トレースバックするためのポインタを出力するＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔメモリ）で構成されるポインタ部１０６と、ポインタ部１０６から出力されるポインタを用いてトレースバックメモリ１０１から最も確からしいパス選択信号を読み出す選択部１０７と、選択部１０７より出力されるパス選択信号から符号化ビットを生成する符号化ビット生成部１０８とを備えている。
ＬＩＦＯ（Ｌａｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔメモリ）１０９はトレースバック部１０４から出力される符号化ビットを格納し、復号結果を出力する。
以上の構成の、終結タイミング検出部１０３の動作のタイミングチャート図を図６に示す。
メモリ１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄの切り替わりによるトレースバック開始信号５００と、終結処理モード検出部５０５の終結期間終了信号５０１との論理積により、カウンタＡ５０３およびカウンタＢ５０４をスタートさせ、シンボルレート：ｆごとにカウントさせる。入力された畳み込み符号が終結符号であることを示す信号５０２の立ち上がりにより、６００のようにカウンタＡの値をホールドする。このときのカウンタＡの値をＣ１とすると、６０１のようにカウンタＢの値Ｃ２が、４Ｍ−Ｃ１−Ｎ＋１〜４Ｍ−Ｃ１を示すときに、処理モード検出部５０５において、（１３）〜（６）の状態を示す終結処理制御信号１１０を生成し出力する。
強制値生成部１０５では、この終結処理制御信号１１０と、入力される強制値とをもとに、強制値を生成する。
図７に、終結処理期間における、トレリス線図のノードおよび、そのときにトレースバックメモリ１０１から読み出されたパス選択信号のフローチャートを示す。ここでは説明のため、終結処理期間の直前のノードが、{000000}の状態、終結値が、01000111である場合を説明するが、他の状態である場合も同様にして説明できる。
７００は、終結処理期間の直前のノードであり、ＦＩＦＯで構成されるポインタ部１０６が、｛000000｝の状態となっていることを示している。このノードにおいて、選択部１０４によってトレースバックメモリ１０１からとり出されるパス選択信号は０であり、通常のトレースバック処理を施すと、次に遷移するノードとしては、図７の７０１の示す｛000000｝の状態に遷移するはずである。しかし、終結タイミング検出部１０３から出力される終結処理制御信号１１０が、（１３）のタイミングを示すことにより、このパス選択信号のかわりに強制値として１を入力することで、図７の７０２に示す、｛000001｝の状態に導く。さらにこの７０２の示すノードにおいて読み出されるパス選択信号は０であり、７０３に示す｛000010｝の状態に遷移するはずであるが、終結処理制御信号１１０が（１２）を示すことによって、パス選択信号のかわりに強制値として１を入力することで、７０４の示す｛000011｝の状態に導く。
これらの処理を、終結処理期間において繰り返し行い、次に通常処理期間にもどる７０５で示される{0100010}の状態まで、終結処理制御信号１１０の示す時刻にあった強制値を作成して、取り出されるパス選択信号のかわりに、ポインタ部１０６のFIFOに入力して、正しいノードに導く。つまり（１３）〜（６）の期間において、（１３）１（１２）１（１１）１（１０）０（９）０（８）０（７）１（６）０と、終結符号の順序を前後逆にしたものを、ポインタ部１０６のＦＩＦＯの入力として与えることになる。
このように、終結符号入力時におけるポインタを制御することにより、終結符号を境として、受信特性の変わるようなシステムにおいて、誤り率の高い系列における特性劣化が、誤り率の低い系列に影響を与えることを防ぐことができ、誤り訂正能力を向上することができる。
以上、終結値が01000111である場合を説明したが、終結値が可変の場合も、同様に説明できる。すなわち、入力される終結値を強制値生成部１０５において保持し、終結処理制御信号１１０をもとに、上述と同様に、終結値と逆順の値をＦＩＦＯへの入力の強制値とすることで、処理をおこなう。
なお、本実施の形態１では、トレースバック開始時のスタートポインタとして最尤パス判定部１０２の出力結果を用いているが、スタートポインタとして任意の固定したノードを選択するようにすれば、若干の誤り訂正能力を犠牲にすることにはなるが、このスタートポインタとして最尤パス判定部の出力結果を用いるための構成を省略することができる。
なお、本実施の形態１ではカウンタを二つ用いたが、一つのカウンタと、一つのカウンタ値保持装置とし、上記トレースバック開始信号５００と、終結処理モード検出部５０５の終結期間終了信号５０１との論理積によって、カウンタＢ５０４の値を記憶装置に保持することによっても、実現できる。
なお、終結値が固定値であるシステムの場合は、その固定値に基づく強制値を生成すればよく、強制値生成部１０５において、強制値の入力および、それにかかわる部分を省略することができる。
以上のように、本実施の形態１による係るビタビ復号装置によれば、予め定められた終結値に終結された畳み込み符号における終結タイミングを検出し、そこからトレースバックメモリの読み出しタイミングにあわせて、トレースバックポインタに所定の終結値から求められる強制値を与えるようにしたので、回路規模の大きな増加を招くことなく、終結符号前後の誤り訂正能力の悪化の伝播を防ぐことが可能となり、精度のよいビタビ復号を行うことができる効果が得られる。
（第２の実施の形態）
以下に、本発明の第２の実施の形態に係るビタビ復号装置について説明する。
図１の終結タイミング検出部１０３、および強制値生成部１０５の構成および動作以外は、第１の実施の形態と同じであるので、これらの処理については説明を省略する。
また、図４のように終結区間が二つの区間に分割されないときの動作は、第１の実施の形態と同じであるので説明を省略する。
図８に、本実施の形態２における、終結タイミング検出部８０３の構成図を示す。
この構成は、実施の形態１の終結タイミング検出部１０３に、さらに、終結期間分割検出部８００を追加したものである。終結処理期間が二つに分かれた場合の処理を、図９のように、メモリ１０１Ａにおいて時刻Ｔ０〜Ｔ１−１の期間Ｐ〜Ｑ、メモリ１０１Ｂにおいて時刻Ｔ１〜Ｔ２−１の期間Ｒ〜Ｓに、終結符号が分割されて入力されたときを例に説明する。
図９に示すように、時刻Ｐ、Ｑ、Ｒ、Ｓをそれぞれ、Ｐ:Ｔ０＋Ｘ、Ｑ:Ｔ１−１、Ｒ:Ｔ１、Ｓ:Ｔ０＋Ｘ＋Ｙとすると、それらが取り出される時刻Ｐ”、Ｑ”、Ｒ”、Ｓ”はそれぞれＰ”:Ｔ４−Ｘ、Ｑ”:Ｔ３,Ｓ”:Ｔ５−（Ｘ＋Ｙ−Ｍ）、Ｒ”:Ｔ５−１となり、それぞれＴ０から、４Ｍ−Ｘ、３Ｍ、６Ｍ−Ｘ−Ｙ、５Ｍ−１後に取り出される。つまり、終結期間の分割さえ検知すれば、終結期間が分割されないときと同様に、Ｘを求めれば、終結符号のパス選択信号が取り出される時刻がわかる。
図１０に、タイミングチャート図を示す。メモリ１０１Ａ、１０１Ｂ、１０１Ｃ、１０１Ｄの切り替わりによるトレースバック開始信号５００と、終結処理モード検出部５０５の終結期間終了信号５０１との論理積により、カウンタＡ５０３、およびカウンタＢ５０４をスタートさせ、シンボルレート：ｆごとにカウントさせる。入力された畳み込み符号が、終結符号の先頭であることを示す終結符号信号５０２により、１０００のように、カウンタＡ５０３の値をホールドする。この後、終結符号信号５０２が立ち下がる前に、トレースバック開始信号５００がくることにより、終結期間分割検出器８００が、終結期間の分割を検知し、処理モード検出部５０５に、終結期間の分割を知らせる。
このように、終結期間の分割が検出されると、処理モード検出部５０５において、カウンタＢ５０４の値Ｃ２＝３Ｍ〜４Ｍ−Ｃ１の期間および、Ｃ２＝５Ｍ−１〜６Ｍ−Ｎ−Ｃ１の期間に、それぞれの時刻に応じた終結処理制御信号８１０を生成し出力する。本例では、３Ｍ〜４Ｍ−Ｃ１の期間が（７）（６）の期間、および５Ｍ−１〜６Ｍ−Ｎ−Ｃ１の期間が（１３）〜（８）の期間となる。また、時刻Ｑ”のトレースバックの開始点における状態が（１）〜（５）の場合は、その期間についても終結処理制御信号８１０を出力する。
強制値生成部１０５では、この終結処理制御信号８１０をもとに、強制値を生成する。図１１に終結処理期間における、トレリス線図のノードおよび、そのときにトレースバックメモリ１０１から読み出されたパス選択信号のフローチャートを示す。図左側に、時刻Ｔ３〜Ｔ４−１におけるメモリ１０１Ａにおけるトレースバック、図右側に、時刻Ｔ４〜Ｔ５におけるメモリ１０１Ｂにおけるトレースバックを示す。
図１１の１１０２は、時刻Ｔ３〜Ｔ４−１におけるトレースバックの開始時のノードであり、通常は、最尤パス判定部１０２の出力によってＦＩＦＯで構成されるポインタの全ビットを書き換える。この処理において、終結タイミング検出部８０３の出力する終結処理制御信号８１０が、（７）のタイミングを示すことにより、最尤パス判定部１０２の出力のかわりに、強制的に、図１１の１１０３に示すように、｛110001｝の状態を与える。終結タイミング検出部８０３の出力する終結処理制御信号８１０が、（１３）〜（８）および（５）〜（１）のように、ポインタの全ビットが確定しない状態が、トレースバック開始点となる場合は、確定するビットのみ強制値を選択し、残りのビットについては、最尤パス判定部１０２の出力を使用する。例えば、（１１）の場合は、下位３ビットについては、強制値として１１１を与え、上位３ビットは、最尤パス判定部１０２の出力［ａｂｃｄｅｆ］の上位３ビットａｂｃを使用し、［ａｂｃ１１１］の状態となる。
こうして、メモリ１０１Ａによるトレースバックの時刻Ｔ３〜Ｔ４−１における終結処理期間Ｐ〜Ｑにおいて、終結期間が分割されないときと同様に、パス選択信号のかわりに、終結処理制御信号８１０をもとに生成した強制値を、ＦＩＦＯの入力として使用する。すなわち、この例の場合は、図１１の１１０３の示す｛110001｝の状態から、１１０４の示す｛100010｝の状態に導く。つまり、（７）〜（６）の期間において、（７）１（６）０と終結符号の前半部分において順序を前後逆にしたものを、ポインタ部のＦＩＦＯの入力として与えることになる。
次に、メモリ１０１Ｂによるトレースバックの時刻Ｔ４〜Ｔ５−１における終結処理期間Ｒ〜Ｓにおいても、パス選択信号のかわりに、終結処理制御信号８１０をもとに生成した強制値を、ＦＩＦＯの入力として使用する。すなわち、この例の場合には、図１２の１１０５に示す{000000}の状態から、１１０６に示す{111000}の状態に導く。つまり、（１３）〜（８）の期間において、（１３）１（１２）１（１１）１（１０）０（９）０（８）０と、終結符号の後半の部分において順序を前後逆にしたものを、ポインタ部１０６のＦＩＦＯの入力として与えることになる。
以上、図９のように終結期間が分割された場合において説明したが、終結期間の分割のされかた次第で、終結処理制御信号８１０画かわり、強制値の期間および値もかわるが、同様にしてその動作は同様である。
以上のように、本実施の形態２によるビタビ復号装置によれば、期間が二つの期間に分割された場合にも、この終結符号が分割されていることを考慮して各期間に強制値の設定を、行うようにしたので、終結符号を正しくトレースバックすることができ、第１の実施の形態よりも、誤り訂正能力をより向上することが可能となる効果が得られる。
（第３の実施の形態）
以下に、本発明の第３の実施の形態に係わるビタビ復号装置について説明する。
本実施の形態３は、終結タイミング検出部の構成、および動作以外は、第２の実施の形態と同じであるので、これらの処理においては説明を省略する。
図１２に、本実施の形態３における、終結タイミング検出部１２１３の構成を示す。
１２００〜１２０３は、終結符号が格納されるトレースバックメモリ１０１への各所要の時点における書込みアドレスを記憶するアドレス記憶装置Ａ〜Ｄである。
１２０４は、トレースバックメモリ１０１のアドレスと、アドレス記憶装置Ａ〜Ｄに格納されたアドレスとを一致比較するアドレス比較部である。
１２１５は、アドレス比較部１２０４の出力から終結処理制御信号１２１０を生成する処理モード検出部である。
以上のように構成された、終結タイミング検出部１２１３の動作について説明する。
図９のように、終結期間が分割されてトレースバックメモリ１０１に入力されたときの動作を、図１０のタイミングチャート図を参照して説明する。
アドレス記憶装置Ａ１２００は、終結符号信号５０２の立ち上がり（時刻Ｐ）における、トレースバックメモリ１０１の書き込みアドレスＡＤ＿ｐを格納する。アドレス記憶装置Ｂ１２０１は、トレースバック開始信号１２１２の立ち上がり（時刻Ｑ）により、トレースバックメモリ１０１の書き込みアドレスＡＤ＿ｑを格納する。アドレス記憶装置Ｃ１２０２は、トレースバック開始信号５００の立ち下がり（時刻Ｒ）における、トレースバックメモリ１０１の書き込みアドレスＡＤ＿ｒを格納する。アドレス記憶装置Ｄ１２０３は、終結符号信号５０２の立ち下がり（時刻Ｓ）における、トレースバックメモリ１０１の書き込みアドレスＡＤ＿ｓを格納する。
アドレス比較部１２０５において、上記のようにして、アドレス記憶装置Ａ〜Ｄに格納されたアドレス：ＡＤ＿ｐ〜ＡＤ＿ｓと、トレースバックメモリ１０１の読み出しアドレス：ＡＤ＿ｍとを比較し、格納後に、格納したアドレスと読み出しアドレスとの一致が確認されることによって、Ｐ〜Ｓのそれぞれの時点において書き込まれたパス選択信号が読み出されたことを検出する。つまり、ＡＤ＿ｍとＡＤ＿ｐとの一致比較をおこない、格納してから、次に一致する時刻がP”となる。同様に、ＡＤ＿ｍとＡＤ＿ｑ〜ＡＤ＿ｓに対して一致比較をおこない、格納してから、次に一致する時刻が、Ｑ”〜Ｓ”となる。
このアドレス比較部１２０５で検出された時刻をもとに、第２の実施の形態と同様に、処理モード検出部１２１５によって、状態（１３）〜（６）を示す終結処理制御信号１２１０を、強制値生成部１０５に出力する。トレースバックの開始点が（５）〜（１）の場合は、その期間についても終結処理制御信号１２１０を強制値生成部１０５に出力する。
後の処理は、第２の実施の形態と同様の処理をおこなうことで、第２の実施の形態と同様に、誤り訂正能力を向上できる効果を得ることができる。
なお、終結区間が分割したときの処理を考えない場合には、若干の誤り訂正能力の向上を犠牲にすることで、アドレス記憶装置Ａ１２００の、装置、および動作を削減することが可能になる。
なお、トレースバック開始、および終了時のトレースバックメモリ１０１のアドレスが固定であるような構成にし、アドレス比較部１２０４において、その固定値をアドレス記憶装置Ｂ１２０１、およびアドレス記憶装置Ｃ１２０２の、記憶アドレスのかわりとすることで、アドレス記憶装置Ｂ１２０１、およびアドレス記憶装置Ｃ１２０２の、装置および動作を削減することができる。
以上のような本実施の形態３によるビタビ復号装置によれば、終結タイミング検出手段において、終結期間が二つのバンクに分かれる場合に、一つ目のバンクの終結符号の先頭の値、一つ目のバンクの終結符号の最後の値、二つ目のバンクの終結符号の先頭の値、および、二つ目のバンクの終結符号の最後の値、をそれぞれ書き込むときのアドレスを記憶するアドレス記憶手段を備え、該記憶された書き込みアドレスと、トレースバックメモリを読み出すときのアドレスとを比較することで終結処理期間を検出し、トレースバック部は、その検出された期間において、終結値に基づいた強制値をポインタに設定するようにしたので、終結符号前後の誤り訂正能力の悪化の伝播を防ぐことが可能となり、精度のよいビタビ復号を行うことができる効果が得られる。
（第４の実施の形態）
以下に、本発明の第４の実施の形態に係わるビタビ復号装置について説明する。
本実施の形態４は、トレースバックメモリと、終結タイミング検出器の構成、および動作以外は、第２の実施の形態と同じであるので、これらについては説明を省略する。
図１３の、ビット拡張１３００に示すように、これまでの実施の形態に対して、トレースバックメモリ１０１のビット数を、終結情報ビットのビット数だけ拡張し、従来のパス選択信号の格納に加え、終結符号によるパス選択信号が格納される場合には、終結情報ビット書き込み１３０１に示すように、終結状態を示す（１）〜（１３）の情報を、順次格納していく。本実施の形態４の場合は、パス選択信号のビット数に加え、終結情報ビットの４ビットを拡張して、トレースバックメモリ１３０１に格納する。
さらに、終結情報ビット読み出し１３０２に示すように、トレースバックにおけるパス選択信号の読み出し時において、同時にこの終結情報ビットを読み出し、この読み出された終結情報ビットを、第２、３の実施の形態における終結処理制御信号８１０，１２１０と同様に用いれば、第２、３の実施の形態における終結タイミング検出部８０３，１２１３なしに、終結タイミングの検出をおこなうことが可能となる。
以降の処理を、第２、３の実施の形態と同様の処理をおこなうことで、第２の実施の形態と同様に、誤り訂正能力を上げることが可能となる。
なお、本実施の形態４では、終結状態を示す（１）〜（１３）を、４ビットの終結情報としてトレースバックメモリに格納したが、トレースバックメモリ１０１への記録の開始と同時に、カウンタを回し、終結期間が分割されたときは、そのカウンタ値から何ステップずつに分割されたかを検出し、強制値生成部１０５において、第２、第３の実施の形態と同様に、分割のされ方に合わせた処理をすることによって、終結状態を示す４ビットの終結情報を、終結符号であることを示す１ビットの情報とすることが可能となり、これにより、メモリの削減をおこなうことができる。
以上のような本実施の形態４によるビタビ復号装置によれば、終結タイミング検出手段は、定められた終結値に終結された畳み込み符号をトレースバックメモリへ書き込むときに、その符号が終結符号であることを示す複数ビット、あるいは１ビットからなる判定データを畳み込み符号と同時にトレースバックメモリに書き込み、畳み込み符号の読み出し時に、前記判定データを同時に読み出し、その判定データを用いて終結期間であることを判別し、その検出された期間において、前記終結値に基づいた強制値を前記ポインタに設定するようにしたので、上記実施の形態１〜３におけると同様に、終結符号前後の誤り訂正能力の悪化の伝播を防ぐことが可能となり、精度のよいビタビ復号を行うことができる効果が得られる。
（第５の実施の形態）
以下に本発明の第５の実施の形態に係わるビタビ復号装置について説明する。
第１〜第４の実施の形態は、複数バンクからなるトレースバックメモリを用いたパイプライン処理によるトレースバックの実施の形態であったが、本実施の形態５では、トレースバックメモリに、入力符号の書き込みレートのＭ倍の読み出しレートでアクセスをすることによって、一つのバンクからなるトレースバックメモリで処理をおこなう。トレースバック処理のタイミング、および回数以外は、第４の実施の形態と同様であるので、これらの処理については、説明を省略する。
図１４を参照して、本実施の形態５の動作を説明する。
図１４の１４００に示すように、一つのバンクよりなるトレースバックメモリに、時刻Ｔ０からパス選択信号を格納していき、Ｍ個の信号が書きこまれた時刻Ｔ１−１から、次のパス選択信号が書きこまれる時刻Ｔ１までの間に、１４０１に示すように、時刻Ｔ０〜Ｔ１−１に格納されたパス選択信号を用いて、トレースバック処理をおこない、時刻Ｔ０にパス選択信号が書き込まれた時点の畳み込み符号の復号をおこなう。
さらに、時刻Ｔ１において、先ほど復号された時刻Ｔ０にパス選択信号を格納したアドレスに、次の畳込み符号によるパス選択信号を書き込み、さきほどと同様に、Ｔ１から次のパス選択信号が書きこまれる時刻Ｔ１＋１までの間に、１４０２に示すように、時刻Ｔ０＋１〜Ｔ１に格納されたパス選択信号を用いて、トレースバック処理をおこない、時刻Ｔ０＋１にパス選択信号が書き込まれた時点の畳み込み符号の復号をおこなう。
さらに、時刻Ｔ１＋１において、先ほど復号された時刻Ｔ０＋１にパス選択信号を格納したアドレスに、次の畳込み符号によるパス選択信号を書き込み、さきほどと同様に、Ｔ１＋１から次のパス選択信号が書きこまれる時刻Ｔ１＋２までの間に、１４０３に示すように、時刻Ｔ０＋２〜Ｔ１＋１に格納されたパス選択信号を用いて、トレースバック処理をおこない、時刻Ｔ０＋２にパス選択信号が書き込まれた時点の畳み込み符号の復号をおこなう。
これらの処理を繰り返して、毎シンボルレートごとに復号をおこなっていき、出力された復号符号は、ＬＩＦＯを介することなく、そのまま復号結果となる。
このようなトレースバック処理において、入力符号が終結符号である場合に、第４の実施の形態と同様に、終結情報ビットをトレースバックメモリに格納し、この情報をもとにこれまでの実施の形態と同様に、強制値を作成してパス選択信号のかわりに使用することにより、誤り訂正能力を上げることが可能となる。
以上のような本実施の形態５によるビタビ復号装置は、複数バンクからなるトレースバックメモリを用いたパイプライン処理によるトレースバックを行うのではなく、トレースバックメモリに、入力符号の書き込みレートのＭ倍の読み出しレートでアクセスをすることによって、一つのバンクからなるトレースバックメモリで処理を行うようにしたもので、上記実施の形態１〜４におけると同様に、終結情報ビットをトレースバックメモリに格納し、これをもとに強制値を作成してパス選択信号の代わりに用いることにより、符号前後の誤り訂正能力の悪化の伝播を防ぐことが可能となり、精度のよいビタビ復号を行うことができる効果が得られる。
本発明にかかるビタビ復号装置、およびビタビ復号方法は、終結処理された畳み込み符号の復号において誤り訂正特性の劣化を防ぐことができ、デジタルテレビの復調回路および復調方式として有用である。
図１は本発明の第１〜第５の実施の形態におけるビタビ復号装置の構成図である。 図２（ａ）は本発明の第１〜第５の実施の形態における畳み込み符号化器の構成図である。 図２（ｂ）は本発明の第１〜第５の実施の形態における畳み込み符号化器のトレリス線図である。 図３は本発明の第１〜第５の実施の形態における畳み込み符号化器のフローチャート図である。 図４は本発明の第１の実施の形態におけるトレースバック処理の概念図である。 図５は本発明の第１の実施の形態における終結タイミング検出部の構成図である。 図６は本発明の第１の実施の形態におけるトレースバック処理のタイミングチャート図である。 図７は本発明の第１の実施の形態におけるトレースバック処理のフローチャート図である。 図８は本発明の第２の実施の形態における終結タイミング検出部の構成図である。 図９は本発明の第２の実施の形態におけるトレースバック処理の概念図である。 図１０は本発明の第２の実施の形態におけるトレースバック処理のタイミングチャート図である。 図１１は本発明の第２の実施の形態におけるトレースバック処理のフローチャート図である。 図１２は本発明の第３の実施の形態における終結タイミング検出部の構成図である。 図１３は本発明の第４の実施の形態におけるトレースバック処理の概念図である。 図１４は本発明の第５の実施の形態におけるトレースバック処理の概念図である。
符号の説明
１００ ＡＣＳ手段
１０１ トレースバックメモリ
１０２ 最尤パス判定部
１０３ 終結タイミング検出部
１０４ トレースバック部
１０５ 強制値生成部
１０６ ポインタ部
１０７ 選択部
１０８ 符号化ビット生成部
１０９ ＬＩＦＯ
１１０ 終結処理制御信号
５００ トレースバック開始信号
５０１ 終結期間終了信号
５０２ 終結符号信号
５０３ カウンタＡ
５０４ カウンタＢ
５０５ 処理モード検出部
８０３ 終結タイミング検出部
８００ 終結期間分割検出部
８１０ 終結処理制御信号
１２００ アドレス記憶装置Ａ
１２０１ アドレス記憶装置Ｂ
１２０２ アドレス記憶装置Ｃ
１２０３ アドレス記憶装置Ｄ
１２０４ アドレス比較部
１２０５ トレースバックメモリアドレス
１２１３ 終結タイミング検出部
１２１０ 終結処理制御信号
１２１５ 処理モード検出部
１３００ ビット拡張
１３０１ 終結情報ビット書き込み
１３０２ 終結情報ビット読み出し

Claims (14)

  1. 予め定められた終結値により終結された畳み込み符号を復号するビタビ復号装置において、
    入力符号からブランチメトリックを生成して、パスメトリックと、各ノードにおけるパス選択信号とを生成するＡＣＳ手段と、
    前記ＡＣＳ手段の出力するパス選択信号を、記憶するトレースバックメモリと、
    前記入力符号の終結タイミングを検出して、前記トレースバックメモリに対して行うトレースバック処理を制御する終結制御信号を出力する終結タイミング検出手段と、
    前記トレースバックメモリから出力するパス選択信号と、前記終結制御信号とを入力とし、トレースバックするためのポインタを用いて、前記トレースバック処理を行なうトレースバック部とを有し、
    前記トレースバック部は、前記終結制御信号が終結処理期間を示す場合に、前記バス選択信号とは無関係に、前記終結値に基づいた強制値を前記ポインタに設定する、
    ことを特徴としたビタビ復号装置。
  2. 請求項１記載のビタビ復号装置において、
    前記トレースバック部は、前記トレースバックメモリに入力符号の書き込みレートのＭ（Ｍは２以上の整数）倍の読み出しレートでアクセスして、前記トレースバックを行う、
    ことを特徴とするビタビ復号装置。
  3. 請求項１記載のビタビ復号装置において、
    前記トレースバックメモリは、複数のバンクを備えてなり、
    前記トレースバック部は、パイプライン処理により、前記複数バンクに分かれたトレースバックメモリを用いてトレースバック処理を行うものであり、
    前記終結タイミング検出手段は、前記終結値が二つのバンクに分かれた場合に、その二つの、もしくは一方の終結符号期間を検出し、
    前記トレースバック部は、その二つの、もしくは一方の終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定し、トレースバック処理を行う、
    ことを特徴とするビタビ復号装置。
  4. 請求項１または３に記載のビタビ復号装置において、
    前記終結タイミング検出手段は、
    符号データが入力されるたびにカウントを行うカウンタ手段を備え、
    定められた終結値で終結された畳み込み符号を、前記トレースバックメモリへ書き込む時点において、前記カウント手段のカウンタ値から計算によって、前記終結符号期間を求めるものであり、
    前記トレースバック部は、前記検出した終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定し、トレースバック処理を行うものである、
    ことを特徴とするビタビ復号装置。
  5. 請求項３記載のビタビ復号装置において、
    前記終結タイミング検出手段は、
    符号データが入力されるたびにカウントを行うカウンタ手段を備え、
    トレースバック開始信号と、終結符号信号とから、終結符号期間が二つに分割されていることを検出する終結期間分割検出手段と、
    定められた終結値に終結された畳み込み符号を、前記トレースバックメモリへ書き込む時点において、前記カウント手段のカウンタ値から計算によって、１つの前記終結符号期間、あるいは二つに分割されたと検出された前記終結符号期間を求めるものであり、
    前記トレースバック手段は、前記検出された終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定する、
    ことを特徴とするビタビ復号装置。
  6. 請求項３記載のビタビ復号装置において、
    前記終結タイミング検出手段は、
    定められた終結値に終結された畳み込み符号の先頭の値を、前記トレースバックメモリへ書き込むときのアドレスを記憶する一つのアドレス記憶手段を備え、
    記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスとを比較することで、前記終結処理期間を検出するものであり、
    前記トレースバック手段は、前記検出された終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定する、
    ことを特徴とするビタビ復号装置。
  7. 請求項３記載のビタビ復号装置において、
    前記終結タイミング検出手段は、
    前記終結期間が二つのバンクに分かれる場合に、一つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するアドレス記憶手段と、
    一つ目のバンクの終結符号の最後の値を書き込むときのアドレスを記憶するアドレス記憶手段と、
    二つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するアドレス記憶手段と、
    二つ目のバンクの終結符号の最後の値を書き込むときのアドレスを記憶するアドレス記憶手段と、
    記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスとを比較することで、前記終結処理期間を検出するアドレス比較手段とを有し、
    前記トレースバック部は、前記検出された終結符号期間において、前記終結値に基づいた強制値を前記ポインタに設定する、
    ことを特徴とするビタビ復号装置。
  8. 請求項３記載のビタビ復号装置において、
    前記トレースバックメモリにおけるトレースバック開始、および終了のアドレスが固定であり、
    前記終結タイミング検出手段は、
    一つ目のバンクの終結符号の最後の値を、書き込むときのアドレスを記憶するアドレス記憶手段と、
    二つ目のバンクの終結符号の先頭の値を書き込むときのアドレスを記憶するアドレス記憶手段と、
    記憶された書き込みアドレスと、前記トレースバックメモリを読み出すときのアドレスとを比較することで、前記終結処理期間を検出するアドレス比較手段とを有し、
    前記炉レースバック部は、前記検出された期間において、前記終結値に基づいた強制値を、前記ポインタに設定する、
    ことを特徴とするビタビ復号装置。
  9. 請求項２、または３記載のビタビ復号装置において、
    前記終結タイミング検出手段は、定められた終結値に終結された畳み込み符号をトレースバックメモリへ書き込むときにその符号が終結符号であることを示す１ビットの判定データを、畳み込み符号とともにトレースバックメモリに書き込む手段と、
    畳み込み符号の読み出し時に前記判定データを同時に読み出す手段と、
    その判定データを用いて終結期間であることを判別する手段を有し、
    前記トレースバック部は、前記検出された期間において、前記終結値に基づいた強制値を、前記ポインタに設定する、
    ことを特徴とするビタビ復号装置
  10. 請求項２、または３記載のビタビ復号装置において、
    前記終結タイミング検出手段は、定められた終結値に終結された畳み込み符号をトレースバックメモリへ書き込むときに、その符号の終結状態を示す複数ビットからなる判定データを、畳み込み符号とともに、該トレースバックメモリに書き込む手段と、
    前記トレースバックメモリから、畳み込み符号を読み出す際に、前記判定データを同時に読み出す手段とを有し、
    前記トレースバック部は、前記判定データが読み出された時点において、前記終結値に基づいた強制値を、前記ポインタに設定する、
    ことを特徴とするビタビ復号装置。
  11. 請求項１ないし１０のいずれかに記載のビタビ復号装置において、
    終結値が可変となるような符号系列の場合において、その終結値に応じた可変の値を強制値に設定する手段を有し、
    前記トレースバック部は、前記終結タイミング検出手段によって終結期間を検出したときに、可変な終結値に応じた強制値を、トレースバックポインタに強制的に設定する、
    ことを特徴とするビタビ復号装置。
  12. 請求項１ないし１１のいずれかに記載のビタビ復号装置において、
    前記トレースバックポインタをＦＩＦＯ（Ｆａｓｔ Ｉｎ Ｆａｓｔ Ｏｕｔ）で構成し、
    前記終結タイミング検出手段で検出された終結処理期間においては、前記ＦＩＦＯの入力ビットとして、バス選択信号とは無関係に、強制値を入力する手段を有し、
    前記トレースバック部は、前記終結値に基づいた強制値を、前記ポインタに設定する、
    ことを特徴とするビタビ復号装置。
  13. 請求項１ないし１２のいずれかに記載のビタビ復号装置において、
    前記終結期間検出手段は、検出された一つあるいは二つの期間に分かれた終結処理期間のうち、ある部分的な期間のみを検出、出力するものであり、
    前記トレースバック部は、その部分的な期間においてのみ、強制値を前記トレースバックポインタに設定する、
    ことを特徴とするビタビ復号装置。
  14. 予め定められた終結値により終結された畳み込み符号を、復号するビタビ復号方法において、
    終結された符号の前後の符号におけるトレースバック時に、実際のトレースバックした結果にかかわらず、前記終結値に基づいた強制値を、トレースバックポインタに設定する、
    ことを特徴としたビタビ復号方法。
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