JPH08167858A

JPH08167858A - ビタビ復号器

Info

Publication number: JPH08167858A
Application number: JP30861994A
Authority: JP
Inventors: Jun Iwata; 純岩田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1994-12-13
Filing date: 1994-12-13
Publication date: 1996-06-25

Abstract

(57)【要約】【目的】畳み込み符号のビタビ復号に必要な演算ステ
ップを少なくする。【構成】ある時刻のある状態に遷移し得る前時刻の状
態が２個であって、前時刻の２個の状態に至るまでの２
つのパスメトリック値と、前時刻の２個の状態から現時
刻のある状態に至る２つの枝メトリック値とから、現時
刻のある状態に至る２つのパスメトリック値を求め、か
つ該求めた２つのパスメトリック値の大小を比較し、該
比較結果に従いある状態に至るまでの最尤パスを選択
し、そのパス選択信号を次々に記憶すると共に、該記憶
されたパス選択信号に基づきパスのバックトレースを行
ない、元信号を復号するビタビ復号器において、前記時
系列に発生するパス選択信号を所定の制御信号に従って
分配記憶する複数のバッファメモリを備える。また各バ
ッファメモリは時系列に発生するパス選択信号を対応す
る状態番号の昇順又は降順となるように記憶する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は誤り訂正符号としての畳
み込み符号のビタビアルゴリズムを用いた復号器に関す
る。

【０００２】

【従来の技術】今日、この種のビタビ復号器は、移動通
信や衛星通信等のディジタル通信（ＴＤＭＡ，ＣＤＭ
Ａ）やディスク装置のデータ再生等に広く利用されてい
る。

【０００３】図２は一例の畳み込み符号器を説明する図
であり、符号化レートｒ＝１／２、拘束長ｋ＝３、生成
多項式１１１，１０１の場合を示している。

【０００４】ここで、符号化レートとは、入力ビット数
と出力生成されるビット数の比のことで、ｒ＝（入力ビ
ット数）／（出力ビット数）で表される。また、拘束長
とは、最新の入力ビットを含めて過去の何ビットから出
力を生成するかということである。

【０００５】図２（Ａ）は、畳み込み符号器のブロック
図であり、１１，１２は夫々１ビットのバッファ（ＢＦ
１，ＢＦ０）、１３，１４はｍｏｄ２の加算器である。

【０００６】両バッファＢＦ１及びＢＦ０に蓄えられた
２ビット情報と入力ビットＵの合計３ビットから、生成
多項式１１１，１０１の畳み込み演算により、２ビット
の出力信号Ｘ０，Ｘ１が得られる。また、演算後にバッ
ファＢＦ１の内容はバッファＢＦ０に蓄えられ、かつ入
力ビットＵはバッファＢＦ１に蓄えられる。

【０００７】図２（Ｂ）に、畳み込み符号器の生成規則
を状態遷移図化したトレリス図を示す。縦方向はバッフ
ァＢＦ１，ＢＦ０の内容（状態）を示し、２^k-1の状態
が生じる。この例では２²＝４となる。各状態には状態
番号ｓが与えられており、状態（０）〜（３）と呼ばれ
る。図２（Ａ）より明らかなように、各状態ｓにおい
て、時刻ｔにＵ＝０が入力された場合は、実線に沿って
次（時刻ｔ＋１）の状態に移り、該実線上の２ビット信
号Ｘ０，Ｘ１が出力される。また、時刻ｔにＵ＝１が入
力された場合は、点線に沿って次（時刻ｔ＋１）の状態
に移り、該点線上の２ビット信号Ｘ０，Ｘ１が出力され
る。

【０００８】このような畳み込み符号に対する最尤復号
法としては、ビタビ復号アルゴリズムがよく知られてい
る。ビタビ復号アルゴリズムは、基本的には、トレリス
図上で取り得るビット列と受信ビット列とを比較し、復
号時に最も誤りの少ない経路（最尤パス）を選択するこ
とで送信信号を推定するアルゴリズムである。

【０００９】図３に、従来のビタビ復号器のブロック図
を示す。これは米国ＴＩ社（TexasInstruments,Inc.）
の復号器チップであるＴＭＳ３２０Ｃ５４０に含まれる
構成の一部を示したものである（日経エレクトロニクス
1994.2.28 (no.602) p.16 より抜粋）。

【００１０】図３において、１はパスメトリックを記憶
するパスメトリックメモリ、２は受信系列より２つの枝
（ブランチ）メトリックを演算生成する枝メトリック演
算部、３は上記メトリックの加算・比較・選択を行うＡ
ＣＳ（Add-Compare-Select）部、３１は論理演算部（Ａ
ＬＵ）、３２は比較器、３３は選択器、４は比較結果ビ
ット（パス選択）信号を一時的に蓄える１６ビットのシ
フトレジスタ（ＳＲ）、５はパス打ち切り長分の比較結
果ビット信号を１６ビット単位で記憶可能なパスメモリ
（ＲＡＭ）、６は１６ビット幅のデータバスである。

【００１１】また、図４及び図５に、従来のビタビ復号
方法の説明図（１）及び（２）を示す。

【００１２】図４（Ａ）において、ビタビ復号では、一
般的に時刻ｔのときの状態ｓ（但し、ｓは偶数）と状態
ｓ＋１についてＡＣＳ演算処理を行なった結果、時刻ｔ
＋１のときの状態ｓ／２と状態（Ｓ＋ｓ）／２について
のパス選択信号が出力される。即ち、時刻ｔ＋１の状態
ｓ／２に到達するパスの時刻ｔのときの状態がｓであっ
たならば、パス選択信号として「０」が出力され、時刻
ｔのときの状態がｓ＋１であったならば、パス選択信号
として「１」が出力される。また、時刻ｔ＋１の状態
（Ｓ＋ｓ）／２に到達するパスの時刻ｔのときの状態が
ｓであったならば、パス選択信号として「０」が出力さ
れ、時刻ｔのときの状態がｓ＋１であったならば、パス
選択信号として「１」が出力される。ここで、Ｓは全て
の状態数（＝２^k-1）を意味し、図４（Ｂ）の例ではＳ
＝２⁵＝３２とする。

【００１３】パスの選択を行なうときには、メトリック
と呼ばれる基準値の比較を行なう。メトリックには、各
時刻の各状態で受信符号に対応して計算された枝メトリ
ックと、この枝メトリックの累積であるパスメトリック
とがあり、各時刻においてある状態に達するパスのう
ち、より尤度の大きいパスを選択し、そのパスのパスメ
トリックがその状態の新たなパスメトリック値として更
新される。

【００１４】具体的に言うと、ＡＬＵ３１は時刻ｔの２
つのパスメトリックＰＭt （ｓ），ＰＭt （ｓ＋１）
と、時刻ｔ＋１の状態ｓ／２に至る２つの枝メトリック
＋Ｍ，−Ｍとを入力として時刻ｔ＋１における状態ｓ／
２の２つのパスメトリックＡ，Ｂを次式により求める。

【００１５】Ａ＝ＰＭt （ｓ）＋ＭＢ＝ＰＭt （ｓ＋１）−Ｍ次いで、比較器３２はパスメトリックＡ，Ｂの大小比較
を行ない、Ａ≧Ｂの場合は比較結果ビット信号＝「０」
を、Ａ＜Ｂの場合は比較結果ビット信号＝「１」を出力
する。この比較結果ビット信号は、シフトレジスタ４の
最下位ビット（ＬＳＢ）にシフトインすると共に、それ
以前の記憶ビットは最上位ビット（ＭＳＢ）に向けてシ
フトアップされる。また同時に、この比較結果ビット信
号はパス選択信号として選択器３３に入力され、該選択
器３３は、パス選択信号＝「０」の場合にはパスメトリ
ックＡを選択してこれを時刻ｔ＋１における状態ｓ／２
のパスメトリックＰＭt+1 （ｓ／２）となし、また、パ
ス選択信号＝「１」の場合にはパスメトリックＢを選択
してこれを時刻ｔ＋１における状態ｓ／２のパスメトリ
ックＰＭt+1 （ｓ／２）となす。なお、一般的に最初の
上記演算対象となる状態ｓはｓ（０）であり、これに対
応する比較結果ビット信号をＰ0 とする。

【００１６】次に、ＡＬＵ３１は、時刻ｔの２つのパス
メトリックＰＭt （ｓ），ＰＭt （ｓ＋１）と、時刻ｔ
＋１の状態（Ｓ＋ｓ）／２に至る２つの枝メトリック＋
Ｍ，−Ｍとを入力として、時刻ｔ＋１における状態（Ｓ
＋ｓ）／２の２つのパスメトリックＣ，Ｄを次式により
求める。

【００１７】Ｃ＝ＰＭt （ｓ）−ＭＤ＝ＰＭt （ｓ＋１）＋Ｍ次いで、比較器３２はパスメトリックＣ及びＤの大小比
較を行ない、Ｃ≧Ｄの場合は比較結果ビット信号＝
「０」を、Ｃ＜Ｄの場合は比較結果ビット信号＝「１」
を出力する。この比較結果ビット信号は、上記に続いて
シフトレジスタ４の最下位ビットにシフトインすると共
に、それ以前の記憶ビットは最上位ビットに向けてシフ
トアップされる。また同時に、選択器３３は、パス選択
信号＝「０」の場合には、パスメトリックＣを選択して
これを時刻ｔ＋１における状態（Ｓ＋ｓ）／２のパスメ
トリックＰＭt+1 ｛（Ｓ＋ｓ）／２｝となし、パス選択
信号＝「１」の場合には、パスメトリックＤを選択して
これを時刻ｔ＋１における状態（Ｓ＋ｓ）／２のパスメ
トリックＰＭt+1 ｛（Ｓ＋ｓ）／２｝となす。なお、図
４（Ｂ）の例では、２番目の演算対象となる状態ｓは
（３２＋０）／２のｓ（１６）であり、これに対応する
比較結果ビット信号をＰ16とする。

【００１８】図４（Ｂ）は、図４（Ａ）の処理経過をあ
る１つのパスについて時系列に示したものである。この
例では、時刻ｔ＋１の状態ｓ／２（＝００１０１）に到
達するパスの時刻ｔのときの状態がｓ＋１（＝０１０１
１）であったことにより、比較結果ビット信号として
「１」が出力され、また、時刻ｔ＋２の状態ｓ／２（＝
０００１０）に到達するパスの時刻ｔ＋１のときの状態
がｓ＋１（＝００１０１）であったことにより、比較結
果ビット信号として「１」が出力されている。更に、時
刻ｔ＋３の状態ｓ／２（＝００００１）に到達するパス
の時刻ｔ＋２のときの状態がｓ（＝０００１０）であっ
たことにより、比較結果ビット信号として「０」が出力
されている。

【００１９】上記処理を各時刻の全状態について行な
い、やがて、シフトレジスタ４が、例えば、時刻ｔの最
初の１６ビット分の比較結果ビット信号Ｐ0 ，Ｐ16，Ｐ
1 ，Ｐ17，…Ｐ7 ，Ｐ22を蓄積すると、不図示のＣＳＳ
(Compare Select Store)ユニットは、その内容をデータ
バス６を介してパスメモリ５のアドレス［２ｔ］に格納
する。引き続き、シフトレジスタ４が時刻ｔの２番目の
１６ビット分の比較結果ビット信号Ｐ8 ，Ｐ24，Ｐ9 ，
Ｐ25，…Ｐ15，Ｐ31を蓄積すると、ＣＳＳユニットは、
その内容をパスメモリ５のアドレス［２ｔ＋１］に格納
する。従って、パスメモリ５へのアクセス数を少なくで
きる利点がある。図５（Ａ）に上記パスメモリ５への比
較結果ビット信号（パス選択信号）の記憶形式を示す。

【００２０】ある定められた復号サイクル（打ち切りパ
ス長）分の符号ビットに対して上記処理が行なわれた後
に、その時点での最尤パスメトリックを保持する状態が
１つ選択される。この状態から、パスメモリ５に記憶さ
れたパス選択信号を情報としてパスの経路を後ろから遡
り、到達した状態番号ｓから復号ビットが出力される。
この方式は、ビタビ復号アルゴリズムの中でパストレー
スバック方式と呼ばれているものである。

【００２１】これを図４（Ｂ）の例で具体的に言うと、
例えば打ち切りパス長（時刻ｔ＋３）において、最尤パ
スメトリックを保持する状態ｓがｓ（１）＝（００００
１）であったとする。パストレースバック方式では、時
刻ｔ＋３における状態ｓ（１）＝（００００１）のパス
選択信号Ｐ1 を参照し、Ｐ1 ＝「０」であることによ
り、次に時刻ｔ＋２における状態ｓ（２）＝（０００１
０）のパス選択信号Ｐ2を参照する。更に、このＰ2 ＝
「１」であることにより、次に時刻ｔ＋１における状態
ｓ（５）＝（００１０１）のパス選択信号Ｐ5 を参照す
る。

【００２２】以下、同様にして時刻０まで遡る。このと
き、逐次参照された各パス選択信号Ｐの時系列の逆列が
復号ビット列となる。

【００２３】

【発明が解決しようとする課題】しかしながら、上記従
来方式によりパスメモリへの記憶を行なうと、パストレ
ースバックを行なうときに、目的のパス選択信号を得る
ための処理が複雑になるという欠点がある。

【００２４】即ち、図５（Ａ）において、パスメモリか
ら目的のパス選択信号を求めるためには、そのパス選択
信号が記憶されているパスメモリのアドレス（アドレス
情報）と、メモリの中のビットの位置についての情報
（ビット情報）とを得る必要がある。このアドレス情報
とビット情報は共に状態番号ｓから得ることができる。

【００２５】図５（Ｂ）に、従来のパス選択信号の抽出
方法を示す。状態ｓを２進数で（ｓ0 ｓ1 ｓ2 ｓ3 ｓ4
）₂と表したときに、一旦ｓ1 ｓ2 ｓ3 ｓ4 ｓ0 とビ
ット操作を行なった後に、アドレス情報として（ｓ1 ）
₂を、ビット情報として（ｓ2ｓ3 ｓ4 ｓ0 ）₂を得、
これらの情報から目的のパス選択信号を求める。つま
り、状態番号を一旦ビット操作してからでないと、アド
レス情報とビット情報を得ることができない。

【００２６】一例として状態番号ｓがｓ（２２）の場合
を具体的に説明する。２２は２進数で（１０１１０）₂
と表される。このビットを一旦０１１０１とビット操作
した後で、アドレス情報として（０）2 ＝０が、またビ
ット情報として（１１０１）₂＝１３が得られる。これ
らの情報から、パスメモリの先頭０番地からのアドレス
［２ｔ＋０］＝［２ｔ］における読出データのＭＳＢか
ら第１３ビット目が目的のパス選択信号Ｐ22として求め
られる。

【００２７】

【課題を解決するための手段】上記課題を解決するため
に、本発明（１）のビタビ復号器は、ある時刻のある状
態に遷移し得る前時刻の状態が２個であって、前時刻の
２個の状態に至るまでの２つのパスメトリック値と、前
時刻の２個の状態から現時刻のある状態に至る２つの枝
メトリック値とから、現時刻のある状態に至る２つのパ
スメトリック値を求め、かつ該求めた２つのパスメトリ
ック値の大小を比較し、該比較結果に従いある状態に至
るまでの最尤パスを選択し、そのパス選択信号を次々に
記憶すると共に、該記憶されたパス選択信号に基づきパ
スのバックトレースを行ない、元信号を復号するビタビ
復号器において、前記時系列に発生するパス選択信号を
所定の制御信号に従って分配記憶する複数のバッファメ
モリを備える。

【００２８】また、本発明（２）においては、各バッフ
ァメモリは時系列に発生するパス選択信号を対応する状
態番号の昇順又は降順となるように記憶する。

【００２９】

【作用】図１に従い、本発明の作用を説明する。なお、
図３と同一又は相当部分には同一符号を付して説明を省
略する。

【００３０】本発明（１）においては、比較器３２の比
較結果によりパス選択信号（比較結果ビット信号）が出
力され、各パス選択信号は複数のバッファメモリ４1 〜
４nに一時的に保存される。このとき、制御信号によっ
て複数のバッファメモリ４1〜４n のうちの１つが選択
され、１つのパス選択信号は分配器７を介して指定され
たバッファメモリ４にのみ保存される。通常、パス選択
信号は１ビットで表されるので、バッファメモリ４の１
個につき該バッファメモリ４を構成するビット数分だけ
のパス選択信号を保存できる。

【００３１】また、バッファメモリ４1 〜４n に保存さ
れた各内容を読み出すときも制御信号によってバッファ
メモリ４1 〜４n の選択が行なわれる。この場合、一般
にはバッファメモリ４1 〜４n を構成する全ビット数分
だけのパス選択信号を保存した後にバッファメモリ４1
〜４n は読み出されてパスメモリ５に記憶される。パス
メモリ５には専用メモリやＲＡＭを使用できる。

【００３２】本発明（２）においては、各バッファメモ
リ４1 〜４n は時系列に発生するパス選択信号を対応す
る状態番号の昇順又は降順となるように記憶する。即
ち、一般に各時刻のパス選択信号はＰ0 ，Ｐ(S/2) ，Ｐ
1 ，Ｐ(S/2)+1 ，Ｐ2 ，Ｐ(S/2)+2 ，…の順に出力され
る。そこで、このパス選択信号の系列をパスメモリ５上
で見たときにＰ0 ，Ｐ1 ，Ｐ2 ，Ｐ3 ，…，Ｐ(S/2)-1
，Ｐ(S/2) ，Ｐ(S/2)+1，Ｐ(S/2)+2 …となるように記
憶する。そのためには、この形式で記憶することができ
る形でバッファメモリ４1 〜４n への保存を行ない、そ
の制御は制御信号によって行なう。

【００３３】

【実施例】以下、本発明によるビタビ復号器の第１実施
例を図面を参照しながら詳述する。図６は、第１実施例
のビタビ復号器を示すブロック図である。

【００３４】図６において、４1 ，４2 はそれぞれ１６
ビットのシフトレジスタ（図１のバッファメモリ４に相
当）であり、７は分配器である。この第１実施例は、図
６に示すように、２つのバッファメモリ（シフトレジス
タ）４1 ，４2 を備える点、及び、制御信号に応じて、
パス選択信号（比較結果ビット）をこれらバッファメモ
リ（シフトレジスタ）４1 ，４2 に振り分ける分配器７
を備える点が、従来とは異なっている。

【００３５】そのため、以下では、シフトレジスタ４1
，４2 及び分配器７の機能を中心として説明し、パス
メトリックメモリ１及び枝メトリック演算部２の機能説
明は省略し、ＡＣＳ部３についてはシフトレジスタ４1
，４2 及び分配器７の機能と関連して説明する。

【００３６】ＡＣＳ部３の比較器３２は、各時刻におけ
るパス選択信号をＰ0 ，Ｐ16，Ｐ1，Ｐ17，Ｐ2 ，Ｐ1
8，…，Ｐ15，Ｐ31の順に出力する。制御信号は、最初
のパス選択信号Ｐ0 をシフトレジスタ４1 にシフトイン
させ、かつ２番目のパス選択信号Ｐ16をシフトレジスタ
４2 にシフトインさせる。この操作を、パス選択信号Ｐ
15，Ｐ31がそれぞれシフトレジスタ４1 ，４2 にシフト
インするまで繰り返す。

【００３７】シフトレジスタ４1 ，４2 が共にフルにな
ると、制御信号は、まずシフトレジスタ４1 の出力を付
勢してその内容をパスメモリ５のアドレス［２ｔ］に格
納する。次に、シフトレジスタ４2 の出力を付勢してそ
の内容をパスメモリ５のアドレス［２ｔ＋１］に格納す
る。上記操作を時刻０から所定の打ち切りパス長の時刻
まで繰り返す。

【００３８】図７（Ａ）は、この第１実施例のパスメモ
リ５における記憶形式を示している。また、図７（Ｂ）
は、図７（Ａ）の記憶形式より状態番号ｓからアドレス
情報とビット情報を得る方法を示している。

【００３９】上記制御信号の書込操作により、時刻ｔの
パス選択信号Ｐ0 〜Ｐ15はパスメモリ５のアドレス［２
ｔ］に、かつ残りのパス選択信号Ｐ16〜Ｐ31はパスメモ
リ５のアドレス［２ｔ＋１］にそれぞれ、状態番号ｓの
昇順に対応して書き込まれている。

【００４０】次に、図７（Ａ）の記憶形式より状態番号
ｓからアドレス情報とビット情報を得る方法を説明す
る。この実施例においては、状態番号ｓを５ビットの２
進数で（ｓ0 ｓ1 ｓ2 ｓ3 ｓ4 ）₂と表したときに、上
述のように時刻ｔのパス選択信号Ｐ0 〜Ｐ15をパスメモ
リ５のアドレス［２ｔ］に、残りのパス選択信号Ｐ16〜
Ｐ31をパスメモリ５のアドレス［２ｔ＋１］にそれぞ
れ、状態番号ｓの昇順に対応して書き込んでいるので、
従来のように何らビット操作をする必要もなく、パスト
レースバック時に、最尤パス上の状態番号ｓから、直接
アドレス情報として（ｓ0 ）₂を、ビット情報として
（ｓ1 ｓ2 ｓ3 ｓ4 ）₂を得る。

【００４１】ここで、アドレス情報は目的のパス選択信
号が含まれるメモリの相対アドレスを得るための情報で
あり、ビット情報はそのアドレスのどの位置に目的のパ
ス選択信号があるかの情報である。時刻ｔ及びアドレス
情報（ｓ0 ）₂から目的のアドレスが［２ｔ＋（ｓ0 ）
₂］と求められ、また、ビット情報よりそのアドレスの
第（ｓ1 ｓ2 ｓ3 ｓ4 ）₂番目の目的のパス選択信号を
直接に参照できる。

【００４２】これを、最尤パス上のある時刻の状態番号
ｓが２２の場合について具体的に説明する。２２は２進
数で（１０１１０）₂と表されるので、ここからアドレ
ス情報として（１）2 ＝１、ビット情報として（０１１
０）₂＝６が得られる。そして、これらの情報からパス
メモリ５の先頭からのアドレスが［２ｔ＋１］のメモリ
エリアの第６ビット目が目的のパス選択信号Ｐ22として
求められる。

【００４３】従って、上記第１実施例によれば、パスト
レースバックを行なうときに、従来のように状態を規定
するビット列を並び換える操作を行なうことなく、状態
を規定するビット列から直接、目的のパス選択信号を得
られるので、目的のパス選択信号を得るための処理を簡
単に行なうことができ、その結果実行ステップ数を少な
くして復号処理速度を向上させることが期待できる。

【００４４】また、上記第１実施例によれば、各シフト
レジスタは時系列に発生するパス選択信号を対応する状
態番号の昇順となるように記憶するので、状態番号ｓよ
り得たビット情報により目的のパス選択信号を容易に参
照できる。

【００４５】因みに、上述したＴＭＳ３２０Ｃ５４０と
比較した場合には、（１回のビット操作にかかる処理ス
テップ数）×（信号ビット数）分の実行ステップ数を削
減することが期待できる。

【００４６】次に、第２実施例を説明する。なお、図８
（Ａ）は、第２実施例のパスメモリ５の記憶形式を示し
ている。また、図８（Ｂ）は、図８（Ａ）の記憶形式よ
り状態番号ｓからアドレス情報とビット情報を得る方法
を示している。

【００４７】この第２実施例の構成は図示しないが、全
状態数Ｓが６４（＝２⁶）の場合のものであり、４つの
１６ビットのシフトレジスタ４1 〜４4 を備え、パスメ
モリ５も１６ビット構成である（図１、図６参照）。第
１実施例についての説明より、この第２実施例の場合、
ある時刻ｔにおける６４個のパス選択信号Ｐ0 〜Ｐ63
は、パスメモリ５の連続した４つのアドレス［４ｔ］，
［４ｔ＋１］，［４ｔ＋２］，［４ｔ＋３］に、図８
（Ａ）に示すように記憶されるのは明らかである。

【００４８】この第２実施例においては、状態番号ｓを
６ビットの２進数で（ｓ0 ｓ1 ｓ2ｓ3 ｓ4 ｓ5 ）₂と
表したときに、パストレースバック時に、最尤パス上の
状態番号ｓから、アドレス情報として（ｓ0 ｓ1 ）
²を、またビット情報として（ｓ2 ｓ3 ｓ4 ｓ5 ）₂を
直接に得る。

【００４９】一例として、最尤パス上のある時刻の状態
番号ｓが状態番号４４の場合を具体的に説明する。４４
は２進数で（１０１１００）₂と表されるので、ここか
らアドレス情報として（１０）₂＝２、ビット情報とし
て（１１００）₂＝１２が得られる。これらの情報から
パスメモリ５のアドレスが［４ｔ＋２］のメモリエリア
の第１２ビット目が目的のパス選択信号Ｐ44として容易
に求められる。

【００５０】従って、この第２実施例によっても、目的
のパス選択信号を得るための処理を簡単に行なうことが
でき、その結果実行ステップ数を少なくして復号処理速
度を向上させることが期待でき、また、状態番号ｓより
得たビット情報により目的のパス選択信号を容易に参照
できる。

【００５１】次に、第３実施例を説明する。なお、図９
（Ａ）は、第３実施例のパスメモリ５の記憶形式を示し
ている。また、図９（Ｂ）は、図９（Ａ）の記憶形式よ
り状態番号ｓからアドレス情報とビット情報を得る方法
を示している。

【００５２】この第３実施例の構成は図示しないが、全
状態数Ｓが３２（＝２⁵）の場合のものであり、４つの
８ビットのシフトレジスタ４1 〜４4 を備え、パスメモ
リ５も８ビット構成である（図１及び図６参照）。第１
実施例についての説明より、この第３実施例の場合、あ
る時刻ｔにおける３２個のパス選択信号Ｐ0 〜Ｐ31はパ
スメモリ５の連続した４つのアドレス［４ｔ］，［４ｔ
＋１］，［４ｔ＋２］，［４ｔ＋３］に記憶されるのは
明らかである。

【００５３】パスメモリ５にはある１時刻ｔにつき［４
ｔ］，［４ｔ＋１］，［４ｔ＋２］，［４ｔ＋３］の４
ワード分が記憶される。このとき状態番号ｓを５ビット
の２進数で（ｓ0 ｓ1 ｓ2 ｓ3 ｓ4 ）₂と表したとき
に、アドレス情報として（ｓ0ｓ1 ）₂を、またビット
情報として（ｓ2 ｓ3 ｓ4 ）₂を得る。

【００５４】一例として状態番号ｓが２２の場合につい
て具体的に説明すると、２２は２進数で（１０１１０）
₂と表されるので、ここからアドレス情報として（１
０）₂＝２が、また、ビット情報として（１１０）₂＝
６が直ちに得られる。これらの情報からパスメモリ５の
先頭からのアドレスが［４ｔ＋２］のメモリエリアの第
６ビット目が目的のパス選択信号Ｐ22として求められ
る。

【００５５】従って、この第３実施例によっても、目的
のパス選択信号を得るための処理を簡単に行なうことが
でき、その結果実行ステップ数を少なくして復号処理速
度を向上させることが期待でき、また、状態番号ｓより
得たビット情報により目的のパス選択信号を容易に参照
できる。

【００５６】以上の第１〜第３実施例に共通する技術的
思想を一般化して述べると、以下の通りである。

【００５７】バッファメモリ４及びパスメモリ５のビッ
ト構成をそれぞれＷ＝２^wビットとし、かつ全状態数Ｓ
＝２^k-1を２進数で（ｓ0 ｓ1 ｓ2 …ｓk-2 ）₂と表し
たときに、アドレス情報を得るためにはＭＳＢ側の
｛（ｋ−１）−ｗ｝ビットを用い、また、ビット情報を
得るためにはＬＳＢ側のｗビットを用いる。

【００５８】また、バッファメモリ４の個数について
は、少なくともバッファメモリ４が複数個あれば、あと
は制御信号により、パス選択信号Ｐs がアドレス［（Ｓ
／Ｗ）×ｔ］のメモリのＭＳＢから順にＰ0 ，Ｐ1 ，Ｐ
2 ，Ｐ3 ，… と並んでバッファメモリに保存されれば
良いので、バッファメモリ４の個数は特に問題にはなら
ない。

【００５９】なお、上記各実施例では、各シフトレジス
タ４が時系列に発生するパス選択信号を対応する状態番
号の昇順となるように記憶するものを示したが、各シフ
トレジスタ４が時系列に発生するパス選択信号を対応す
る状態番号の降順となるように記憶しても良い。

【００６０】また、上記各実施例では、バッファレジス
タ４としてシフトレジスタ４を使用したものを示した
が、本発明の作用を満たすものであればどのようなメモ
リを使用しても良い。

【００６１】

【発明の効果】以上に説明したように、本発明（１）に
よれば、時系列に発生するパス選択信号を所定の制御信
号に従って分配記憶する複数のバッファメモリを備える
ので、パス選択信号がどのような順序で発生してもこれ
らを所望の順序に振り分けられる。従って、パストレー
スバックを行なうときに目的のパス選択信号を得るため
の処理を簡単に行なうことができ、その結果、実行ステ
ップ数を少なくして復号処理速度を向上させることが期
待できる。

【００６２】また、本発明（２）によれば、各バッファ
メモリは時系列に発生するパス選択信号を対応する状態
番号の昇順又は降順となるように記憶するので、状態番
号ｓより得たビット情報により目的のパス選択信号を容
易に参照できる。

【図面の簡単な説明】

【図１】本発明の作用を説明する図である。

【図２】一例の畳み込み符号器を説明する図である。

【図３】従来のビタビ復号器のブロック図である。

【図４】従来のビタビ復号方法を説明する図（１）であ
る。

【図５】従来のビタビ復号方法を説明する図（２）であ
る。

【図６】第１実施例のビタビ復号器のブロック図であ
る。

【図７】第１実施例のパスメモリの記憶形式を説明する
図である。

【図８】第２実施例のパスメモリの記憶形式を説明する
図である。

【図９】第３実施例のパスメモリの記憶形式を説明する
図である。

【符号の説明】

１…パスメトリックメモリ、２…枝メトリック演算部、
３…ＡＣＳ部、３１…論理演算部、３２…比較器、３３
…選択器、４…シフトレジスタ、５…パスメモリ、６…
データバス、７…分配器。

Claims

【特許請求の範囲】

【請求項１】ある時刻のある状態に遷移し得る前時刻
の状態が２個であって、前時刻の２個の状態に至るまで
の２つのパスメトリック値と、前時刻の２個の状態から
現時刻のある状態に至る２つの枝メトリック値とから、
現時刻のある状態に至る２つのパスメトリック値を求
め、かつ該求めた２つのパスメトリック値の大小を比較
し、該比較結果に従いある状態に至るまでの最尤パスを
選択し、そのパス選択信号を次々に記憶すると共に、該
記憶されたパス選択信号に基づきパスのバックトレース
を行い、元信号を復号するビタビ復号器において、前記時系列に発生するパス選択信号を所定の制御信号に
従って分配記憶する複数のバッファメモリを備えること
を特徴とするビタビ復号器。
【請求項２】各バッファメモリは時系列に発生するパ
ス選択信号を対応する状態番号の昇順又は降順となるよ
うに記憶することを特徴とする請求項１に記載のビタビ
復号器。