JP2001358598A

JP2001358598A - ビタビデコーダ

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Publication number: JP2001358598A
Application number: JP2000178287A
Authority: JP
Inventors: Masashi Otsuka; 将史大塚
Original assignee: Clarion Co Ltd
Current assignee: Faurecia Clarion Electronics Co Ltd
Priority date: 2000-06-14
Filing date: 2000-06-14
Publication date: 2001-12-26
Anticipated expiration: 2020-06-14
Also published as: JP4422867B2

Abstract

(57)【要約】【課題】ビタビ復号のトレースバック方式において、
簡単な構成で、連続的なビタビ復号を実現することがで
き、しかもパスメモリのサイズを小さくすることができ
るビタビデコーダを提供する。【解決手段】ブランチメトリックを求めてその大小を
比較し、パスの候補を出力する加算比較演算器１と、こ
のパスを記憶する４つのメモリユニット３Ａ〜３Ｄと、
パスメモリを後戻りしてパスを確定する２つのトレース
バックユニット７Ａ〜７Ｂと、上記メモリユニットから
このトレースバックユニットに適切なデータが出力され
るようにデータの流れを制御する４入力１出力の２つの
マルチプレクサ５Ａ〜５Ｂと、上記メモリユニット、ト
レースバックユニットおよびマルチプレクサが適切な順
序で動作するようにコントロールする制御ユニット１０
とを備え、上記トレースバックユニットが互いに時間的
に出力を補うように動作し、連続的に出力を得る構成と
したものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、連続的なビタビ復
号を実現するビタビデコーダに関する。

【０００２】

【従来の技術】一般に、トレースバックユニットやメモ
リブロックを１つ有したビタビデコーダが知られてい
る。この種のものでは、ビタビ復号において、トレース
バックを行う場合、アルゴリズム的特徴により連続した
入力データに対し、そのデータレートより低いデータレ
ートで間欠的に出力が行われる。

【０００３】これに対し、連続的な復号を実現するた
め、トレースバックユニットを４つ有したビタビデコー
ダが提案されている（特開平９−５１２７８号公報）。

【０００４】

【発明が解決しようとする課題】しかしながら、これは
トレースバックユニットを４つ必要とするため、冗長で
あり、構造が複雑化しコスト高になる等の問題がある。

【０００５】そこで、本発明の目的は、上述した従来の
技術が有する課題を解消し、ビタビ復号のトレースバッ
ク方式において、簡単な構成で、連続的なビタビ復号を
実現することができ、しかもパスメモリのサイズを小さ
くすることができるビタビデコーダを提供することにあ
る。

【０００６】

【課題を解決するための手段】請求項１記載の発明は、
ブランチメトリックを求めてその大小を比較し、パスの
候補を出力する加算比較演算器と、このパスを記憶する
４つのメモリユニットと、パスメモリを後戻りしてパス
を確定する２つのトレースバックユニットと、上記メモ
リユニットからこのトレースバックユニットに適切なデ
ータが出力されるようにデータの流れを制御する４入力
１出力の２つのマルチプレクサと、上記メモリユニッ
ト、トレースバックユニットおよびマルチプレクサが適
切な順序で動作するようにコントロールする制御ユニッ
トとを備え、上記トレースバックユニットが互いに時間
的に出力を補うように動作し、連続的に出力を得る構成
としたことを特徴とするものである。

【０００７】請求項２記載の発明は、請求項１記載のも
のにおいて、上記２つのトレースバックユニットからの
出力を交互に選択する２入力１出力のマルチプレクサを
有したことを特徴とするものである。

【０００８】請求項３記載の発明は、請求項１記載のも
のにおいて、上記加算比較演算器からのパス情報のデー
タを４つのメモリユニットに対して適宜なクロック数分
のデータ数ずつ格納し、上記メモリユニットの内の、２
つのメモリユニットから逆順にデータを読み出して、一
方のトレースバックユニットに渡してパス確定し、上記
メモリユニットの内の、１つのメモリユニットとそれと
クロック数分だけ遅れた期間のデータを記憶しているメ
モリユニットとから逆順にデータを読み出して、他方の
トレースバックユニットに渡してパス確定し、これらト
レースバックユニットからの出力を、２入力１出力のマ
ルチプレクサで交互に選択する構成としたことを特徴と
するものである。

【０００９】請求項４記載の発明は、請求項３記載のも
のにおいて、トレースバックユニットは２つのメモリユ
ニット分のデータ数だけ処理し、その内の半分のデータ
だけを出力データに採用することを特徴とする。

【００１０】

【発明の実施の形態】以下、本発明の一実施形態を添付
した図面を参照して説明する。

【００１１】図１は、ビタビデコーダの全体構成を示
す。このビタビデコーダは、加算比較演算器１と、この
加算比較演算器１から出力されるパスを記憶する４つの
メモリユニット３Ａ〜３Ｄと、４入力１出力の２つのマ
ルチプレクサ５Ａ，５Ｂと、パスメモリを後戻りしてパ
スを確定する２つのトレースバックユニット７Ａ，７Ｂ
と、２入力１出力のマルチプレクサ９と、メモリユニッ
ト３、トレースバックユニット７およびマルチプレクサ
５，９が適切な順序で動作するようにコントロールする
制御ユニット１０とを備えて構成される。

【００１２】加算比較演算器１は、入力されたデータに
基づいてメトリック計算を行い、これをもとに、より尤
度の高い状態を選択し、そのどれを選択したかという情
報をメモリユニット３Ａ〜３Ｄに出力する。

【００１３】メモリユニット３Ａ〜３Ｄは、加算比較演
算器１から受け取った各状態のデータを、一時保管す
る。このデータの読み出しは、書き込みとは逆順に読み
出される。メモリサイズは、拘束長を７とした場合、メ
モリ１個あたりデータ幅６４ｂｉｔ（＝２^(7-1））、ア
ドレス空間５ｂｉｔ（＞７×４）を必要とする。

【００１４】４入力１出力のマルチプレクサ５Ａ，５Ｂ
は、適切なメモリブロックを選択し、その読み出したデ
ータをトレースバックユニット７Ａ，７Ｂに渡す。

【００１５】トレースバックユニット７Ａ，７Ｂは、デ
ータを後戻りすることにより信号を復元する。この出力
は６４クロックごとに３２ビットずつ確定して出力され
る。２つのトレースバックユニット７Ａ，７Ｂはデータ
を交互に出力する。

【００１６】２入力１出力のマルチプレクサ９は、トレ
ースバックユニット７Ａ，７Ｂから交互に出力されるデ
ータの内、いずれか一方のデータを選択する。

【００１７】制御ユニット１０は、メモリユニット３、
トレースバックユニット７およびマルチプレクサ５，９
が適切な順序で動作するようにコントロールする。この
場合、入力信号および、加算比較演算器１からのイネー
ブル信号をもとに、全体のタイミングを合わせている。
また、制御ユニット１０は、メモリユニット３やトレー
スバックユニット７で使用される、アドレスやイネーブ
ル信号の生成をおこない、しかも、トレースバックユニ
ット７の出力に合わせて、出力正当性表示（ＶＡＬＩ
Ｄ）信号を出力し、その正当性を示している。

【００１８】つぎに、各機器の構成を説明する。

【００１９】加算比較演算器加算比較演算器１は、図２に示すように、ブランチメト
リックを計算する２つのブロック（ブランチメトリック
ジェネレータ）１１を有する。入力データは、このブラ
ンチメトリックジェネレータ１１に入力され、ここで生
成されたブランチメトリックは、接続テーブル１２に記
述された情報に基づき、適切な加算比較演算セル（ＡＣ
ＳＣＥＬＬ）１３に入力される。この加算比較演算セル
１３は拘束長が７の場合、３２個存在する。加算比較演
算セル１３は、ブランチメトリックＭＢと、ＭＥＴＲＩ
Ｃ＿ＩＮ（ＯＸ）、ＭＥＴＲＩＣ＿ＩＮ（ＩＸ）をもと
に尤度計算する演算子であって、より尤度の高い状態を
求めて、その結果をＰＡＴＨ＿ＤＡＴＡとして出力す
る。

【００２０】加算比較演算セル１３で計算されたメトリ
ックは、出力（ＭＥＴＲＩＣ＿ＯＵＴ）された後、加算
比較演算器１の外でフイードバックループを形成し、Ｍ
ＥＴＲＩＣ＿ＩＮとして、再び加算比較演算器１に入力
される。ここでは図示を省略したが、このフイードバッ
クの際にオーバーフローを起こさないよう、外部で正規
化する処理が行われている。

【００２１】ここで、ブランチメトリックＭＢとは、ビ
タビ復号法において、ある時刻のある状態にいるときに
入力されるべき符号（理論値）と、実際の入力符号との
距離を表す。ここでは、この２つの符号のユークリッド
距離（ただし、軟判定の場合であって、硬判定ではハミ
ング距離）を求めてブランチメトリックとする。例え
ば、硬判定で０１が受信されるべき場合に受信符号が０
０であれば、一致が一つで＋１、不一致が一つで−１、
合計でＭＢ＝０となる。

【００２２】本実施形態では、２入力で受信するので、
組み合わせは４通りであり、このうち半分は互いに極性
が異なるだけである。

【００２３】従って、本モデルでは、２通りのブランチ
メトリックＭＢを求め、極性を反転させることですべて
を求める方式を採用する。

【００２４】ブランチメトリックジェネレータ１１と加
算比較演算セル１３の対応は、比較的複雑である。その
ため、接続テーブル１２での接続規則はＲＯＭで保持し
ており、この接続規則に基づき接続される。

【００２５】加算比較演算セル１３は、ビタビ復号で用
いる、トレリス線図上の合流において、生き残るパスを
選択する。Ｘ番目の加算比較演算ＣＥＬＬは、状態０Ｘ
と状態１Ｘ（例えばＸ＝１３＝”０１１０１”であれ
ば、０Ｘ＝１３＝”００１１０１”、１Ｘ＝４５＝”１
０１１０１”）のメトリックにブランチメトリックを加
算して比較し、より尤度の高い方を選択して、Ｘ０とＸ
ｌ（先の例でいえば、Ｘ０＝２６＝”０１１０１０”、
Ｘｌ＝２７＝”０１１０１１”）に出力する。

【００２６】例えば、Ｘ０番目のＰＡＴＨ＿ＤＡＴＡ
は、０Ｘと１Ｘで尤度を比較して０Ｘを選択するなら’
０’、１Ｘを選択するなら’１’となる。

【００２７】拘束長Ｋの大きさは任意であるが、今回は
特にＫ＝７を用いている。この場合は状態数が２（Ｋ−
１）通り、加算比較演算セル１３の数は２（Ｋ−２）個
になるので、３２個の加算比較演算ＣＥＬＬがあり、Ｍ
ＥＴＲＩＣ及びＰＡＴＨを運ぶバスは６４となる。

【００２８】メモリユニットメモリユニット３Ａ〜３Ｄは、図３からも明らかなよう
に、４つのブロックに分けられ、それぞれのブロックは
独立する。従って、同一クロック時に書き込み１つと読
み出し２つを行うことができる。

【００２９】このようにブロックに分けられるが、メモ
リのライトイネーブルとアドレスは制御ユニット１０に
よって、図４に示すように制御されており、書き込み側
の加算比較演算器１からは見かけ上、ひとつの大きな
（３２×４＝１２８のアドレス空間を持つ）メモリと見
ることができる。

【００３０】同様に読み込み側でも制御ユニット１０に
よって、メモリユニット３Ａ〜３Ｄから必要な順に読み
出されるので、トレースバックユニット７としてはデー
タの格納場所を意識する必要がない。

【００３１】また、ここに示すように、パスメモリ１つ
あたりのサイズはトレースバックユニット７が一度に処
理するサイズ（例では６４）の半分となっている。これ
によりトレースバックの読み出し操作によってロックさ
れる期間が半分で済むため、メモリの時間的な使用効率
が向上する。

【００３２】そのため、本来タイミング的に６４×４＝
２５６のメモリサイズを必要とするのに対し、その半分
のサイズで動作を可能とする。

【００３３】トレースバックユニットトレースバックユニット７Ａ，７Ｂでは、メモリブロッ
ク２つ分（３２クロック×２）を戻りながら出力データ
を生成する。

【００３４】データは６４ビット幅である。このデータ
は、制御ユニット１０によって、マルチプレクサ５で適
切に選択されたメモリブロックから逆順に読み出され、
トレースバックユニット７に入力される。従って、トレ
ースバックユニット７自体は後戻りや、データの選択と
いったことを処理する必要はなく、機械的に受け取った
データを処理すればよい。

【００３５】この動作を、図５を参照して説明する。

【００３６】トレースバックユニット７の内部では、記
憶している現状態Ｓの最上位ビットにパスデータのＳ番
目のデータを作用させ、次回の状態として記憶するとい
う動作のみを繰り返す。この動作中に使用したパスデー
タのＳ番目の値を順番に記録し、３２ビットバッファリ
ングした後、復号結果としている。

【００３７】このようにトレースバックユニット単体で
は、３２クロック処理する毎に、３２ビット出力する。
しかし、そのままでは、データの後ろ側が誤りを含む可
能性がある。そこで、６４ビットトレースバックして、
データの前側３２ビットを結果として採用することにす
る。

【００３８】トレースバックユニット７Ａ，７Ｂのそれ
ぞれには、データが６４ビットを１セットとして３２ク
ロック分ずれて入力される。従って、２つのトレースバ
ックユニット７Ａ，７Ｂは、３２クロックごと交互に、
しかも６４クロックに一回、有効なデータを３２ｂｉｔ
ずつ出力する。この結果を、後段の２入力１出力のマル
チプレクサ９が正しく選択することになる。

【００３９】データが終結された場合、そのデータまで
のトレースバックを処理する時に制御ユニット１０は強
制的に０が入力されたものとみなし動作させる信号をト
レースバックユニット７に渡す。こうすることで、符号
器の状態０に合うように状態を保って、トレースバック
を行うことができる。

【００４０】制御ユニット制御ユニット１０の主な役割は、アドレスの生成、メモ
リ管理、ＶＡＬＩＤ信号の生成、終了位置の記憶、タイ
ミング管理等である。

【００４１】制御ユニット１０は、図６に示すように、
内部にステートマシンとカウンタを持っており、現在の
動作状態を管理している。メインカウンタにより状態の
遷移、アドレスの生成などを行っている。そして、これ
らの状況に応じて、各ブロックに指示を与え、図３のよ
うに動作させる。

【００４２】内部の動作は次のようになる。

【００４３】（１）リセット信号を受けて、状態を初期
状態ＩＮＩＴにする。内部のカウンタや、各部のコント
ロール出力がクリアされる。リセット信号はすべての入
力に優先し、いつでもＩＮＩＴステートに移行できる。

【００４４】（２）動作イネーブル信号を受け、ＦＩＲ
ＳＴステートに入る。メモリの書き込み制御や、トレー
スバック動作を開始させる。メモリにデータが記録され
始め、データの揃ったところから、トレースバックを開
始する。

【００４５】（３）以後イネーブル信号は動作中、常に
入力しておく。信号が一時停止する時などにＯＦＦにす
ると動作を止めることができる。

【００４６】（４）出力可能になったら、ＬＯＯＰステ
ートにし、出力信号が出ていることを示すＶＡＬＩＤ信
号をアクティブにする。以後ＬＯＯＰ状態を維持し、以
後繰り返しの動作になる。

【００４７】（５）終結信号を受信したら、ＴＥＲＭス
テートに遷移し、入力の受け付けをやめ、メモリ内のデ
ータの吐出し処理を行う。

【００４８】（６）すべてのデータを出力し終わった
ら、ＶＡＬＩＤ信号を切り、ＩＤＬＥステートに遷移す
る。ＩＤＬＥではリセット信号によって内部がクリアさ
れるまで、カウンタ動作が停止状態となる。

【００４９】つぎに、本実施形態によるビタビデコーダ
の動作を、図１および図３を参照して説明する。ここ
で、全体のタイミングは、制御ユニット１０によってコ
ントロールされるものとする。

【００５０】（１）受信符号は加算比較演算器１で処理
され、符号器の状態遷移（パス）情報としてメモリユニ
ット３に向かって出力される。

【００５１】ここでは拘束長Ｋ＝７としており、状態数
は６４通りあるので加算比較演算器１からのデータは６
４ｂｉｔの幅を持つ。

【００５２】（２）各メモリユニット３は制御ユニット
１０により制御されており、加算比較演算器１からの６
４ｂｉｔ幅のデータを、メモリユニット３Ａ→メモリユ
ニット３Ｂ→メモリユニット３Ｃ→メモリユニット３Ｄ
→メモリユニット３Ａの順に３２クロックずつ記憶して
いく。アドレス指定やメモリ動作は制御ユニット１０に
よりコントロールされる。ここで、アドレス空間は、拘
束長Ｋの４、５倍の値を基準にして決めている。

【００５３】（３）メモリユニット３Ａ→メモリユニッ
ト３Ｂにデータ（６４ｂｉｔ幅×６４クロック分）が記
憶されるのを待つ（時刻０〜６３）。

【００５４】（４）メモリの内容データを、書き込んだ
方向と反対に、メモリユニット３Ｂ→メモリユニット３
Ａの順に読み出して、トレースバックユニット７Ａに入
力する（時刻６４〜１２７）。

【００５５】（５）トレースバックユニット７Ａは、入
力（メモリユニット３Ｂ，メモリユニット３Ａの内容）
をもとに、６４ｂｉｔ分戻して状態の遷移を書き出して
いき、元信号を求める（時刻６４〜１２７）。

【００５６】（６）上記２．３．の過程の途中（メモリ
ユニット３Ｂの分を戻り終わった時、時刻９５）でメモ
リユニット３Ｃが一杯になる。この時点からメモリユニ
ット３Ｃ、メモリユニット３Ｂの記憶内容を使って、ト
レースバックユニット７Ｂがトレースバック動作を開始
する。

【００５７】（７）トレースバックを終了したトレース
バックユニット７Ａは、復号した３２ｂｉｔのデータを
出力する。そして、この時点で、データがすべて揃った
メモリユニット３Ｄおよびメモリユニット３Ｃを使っ
て、新たにトレースバックを開始する（時刻１２８）。

【００５８】（８）トレースバックユニット７Ａが出力
してから３２クロック後、トレースバックユニット７Ｂ
の復号が終了し、３２ｂｉｔの出力をする。

【００５９】（９）以下、同様に上記の動作を繰り返
す。トレースバックユニット７Ａとトレースバックユニ
ット７Ｂとが交互に出力を繰り返し、３２クロック毎に
３２ｂｉｔずつのデータが出力として得られる。

【００６０】（１０）トレースバックユニット７Ａとト
レースバックユニット７Ｂは後段の２入力１出力のマル
チプレクサ９で適切に選択され、１ビットづつ出力され
る。出力データには、その正当性を示すＶＡＬＩＤ信号
を同期して出力する。

【００６１】（１１）終結信号を入力すると、ビタビデ
コーダはデータの受付を終了し、内部データを吐出すよ
うに動作する。この間、一切の入力データを受け付けな
い。

【００６２】（１２）データ内の終結符号を考慮しつ
つ、データをすべて吐出すと、アイドリング状態とな
り、リセット信号を待つ。

【００６３】トレースバック方式では、本来、連続的な
入力データに対して間欠的にしか出力することができな
い。しかし、この動作説明で示した通り、本実施形態で
は、２つのトレースバックユニット７を持ち、交互に出
力を行うため、連続的な出力が可能になる、等の効果が
得られる。

【００６４】つぎに、各種入出力信号について説明す
る。

【００６５】入力データＩ、Ｑは軟判定を想定する。通
常は３ビット程度であり、硬判定を行う場合は、１ビッ
ト程度とする。イネーブル信号は、入力データに同期し
て入力する。Ｈｉｇｈの場合にデータを認識して演算を
行う。クロック信号は、その速さが、データレートと同
じものを入力する。リセット信号は、すべての入力信号
に優先して処理される。データ終結信号は、通常Ｌｏｗ
を出力し、データパケットの終了後にＨｉｇｈを入力す
る。これ以降は、内部でデータの終臨処理および、デー
タの吐出し処理を行うため、この間はリセット信号のみ
を受け付け、入力データ信号はすべて無視される。

【００６６】パンクチャド用ダミー入力信号は、Ｉ入力
信号、Ｑ入力信号に対応し、ビットを立てると、その時
刻のデータのメトリック計算を行わないようにする。こ
れはパンクチャド符号を想定したもので、符号化率を上
げるためにデータが抜き取られて穴になっているものを
受信したときに用いられる。出力データとしては、ビッ
トが出力される。

【００６７】出力正当性表示（ＶＡＬＩＤ）信号は、出
力データに同期して変化する。ＶＡＬＩＤがアクティブ
のときの出力データのみが有効となる。

【００６８】つぎに、データの入力順序を、図７を参照
して説明する。

【００６９】（１）まず、ビタビデコーダにリセット信
号Ｈｉｇｈを入力する。リセット信号はクロックに同期
し、内部の状態を初期状態に戻す。リセットがＬｏｗに
戻ると、データ受付状態となり、復号が開始できる。

【００７０】（２）イネーブル信号ＥＮを伴うデータの
みが、ビタビデコーダで認識されて、処理される。

【００７１】（３）データの内部処理が終わると、順
次、ＶＡＬＩＤ信号を伴ってデータが出力される。

【００７２】（４）イネーブルがアクティブか否かに関
わらず、終結信号ＴＥＲＭがアクティブになると、吐出
し処理を開始する。これ以後のデータは認識しない。

【００７３】（５）内部に貯まっていたデータをすべて
吐出し終わると、ビタビデコーダは、ＶＡＬＩＤをＬｏ
ｗに落とし、アイドリング状態となる。そして、再びリ
セットがかかるまで休止する。

【００７４】本実施形態によれば、２つのトレースバッ
クユニット７を交互に動作させるため、連続的な出力が
可能になる。また、トレースバック式の復号を行うので
パスメモリのサイズが小さくて済む。

【００７５】トレースバック方式を採用したため、最も
尤度の高いものを求めるたびにメモリ内の値を全て変え
る必要が無いので、処理や演算のコストが小さくて済
む。従来、３つ以上のトレースバックユニットを持つの
に対し、その数を２つに減らすことができる、等の効果
が得られる。

【００７６】以上、一実施形態に基づいて本発明を説明
したが、本発明は、これに限定されるものでないことは
明らかである。

【００７７】

【発明の効果】本発明では、２つのトレースバックユニ
ットを交互に動作させるため、連続的な出力が可能にな
る。また、トレースバック式の復号を行うのでパスメモ
リのサイズが小さくて済む等の効果が得られる。

【図面の簡単な説明】

【図１】本発明によるビタビデコーダの一実施形態を示
すブロック図である。

【図２】加算比較演算器の構成図である。

【図３】トレースバックの動作説明図である。

【図４】メモリアクセスを示す図である。

【図５】トレースバックユニットを示す図である。

【図６】制御ユニットを示す図である。

【図７】データ入力順序を示す図である。

【符号の説明】

１加算比較演算器３Ａ〜３Ｄメモリユニット５Ａ，５Ｂ４入力１出力のマルチプレクサ７Ａ，７Ｂトレースバックユニット９２入力１出力のマルチプレクサ１０制御ユニット

Claims

【特許請求の範囲】

【請求項１】ブランチメトリックを求めてその大小を
比較し、パスの候補を出力する加算比較演算器と、この
パスを記憶する４つのメモリユニットと、パスメモリを
後戻りしてパスを確定する２つのトレースバックユニッ
トと、上記メモリユニットからこのトレースバックユニ
ットに適切なデータが出力されるようにデータの流れを
制御する４入力１出力の２つのマルチプレクサと、上記
メモリユニット、トレースバックユニットおよびマルチ
プレクサが適切な順序で動作するようにコントロールす
る制御ユニットとを備え、上記トレースバックユニット
が互いに時間的に出力を補うように動作し、連続的に出
力を得る構成としたことを特徴とするビタビデコーダ。
【請求項２】上記２つのトレースバックユニットから
の出力を交互に選択する２入力１出力のマルチプレクサ
を有したことを特徴とする請求項１記載のビタビデコー
ダ。
【請求項３】上記加算比較演算器からのパス情報のデ
ータを４つのメモリユニットに対して適宜なクロック数
分のデータ数ずつ格納し、上記メモリユニットの内の、
２つのメモリユニットから逆順にデータを読み出して、
一方のトレースバックユニットに渡してパス確定し、上
記メモリユニットの内の、１つのメモリユニットとそれ
とクロック数分だけ遅れた期間のデータを記憶している
メモリユニットとから逆順にデータを読み出して、他方
のトレースバックユニットに渡してパス確定し、これら
トレースバックユニットからの出力を、２入力１出力の
マルチプレクサで交互に選択する構成としたことを特徴
とする請求項１記載のビタビデコーダ。
【請求項４】上記トレースバックユニットは２つのメ
モリユニット分のデータ数だけ処理し、その半分のデー
タ数だけを出力データに採用することを特徴とする請求
項３記載のビタビデコーダ。