JPS6326035A

JPS6326035A - ビタビ復号器

Info

Publication number: JPS6326035A
Application number: JP16875886A
Authority: JP
Inventors: Tadashi Nakamura; 正中村; Atsushi Yamashita; 敦山下; Masaru Moriwake; 森分　優
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-07-17
Filing date: 1986-07-17
Publication date: 1988-02-03
Also published as: JPH0361375B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術（ｉ）パスメモリセル方式の場合（ｉｉ）ランダムアクセスメモリの場合（ｉｉｉ　）パ
ストレース方式の場合発明が解決しようとする問題点問題点を解決するための手段作用実施例 ■、実施例と第１図との対応関係 ■、実施例の構成（ｉ）全体の構成（ｉｉ　）パストレース制御部の構成 ■、実施例の動作（ｉ）書き込みモード（ｉｉン　トレースモード（ｉｉｉ　）パストレース ■、実施例での復号結果の例発明の効果〔概　要〕ビタビ復号器であって、ＡＣＳ部で生き残りパスとして
判定した側のパスセレクトの内容をパスメモリに書き込
んだ後、それを新しいものから古いものへの順で読みだ
してパストレースを行なって最尤バスを求めることによ
り、１復号サイクルでのメモリアクセス回数が減少して
、高速になると共に、メモリにも通常のランダムアクセ
スメモリを使用することができる。

〔産業上の利用分野〕

本発明は、ビタビ復号器に関し、特に、パストレース方
式を適用したビタビ復号器に関するものである。

ビタビ復号器（Ｖｉｔｅｒｂｉ　Ｄｅｃｏｄｅｒ　）は
、畳み込み符号の最尤復号法に使用されるものであり、
既知の複数個の符号系列のうち、受信符号系列に最も符
号距離が近いパスを最尤パスとして選択し、この選択さ
れたパスに対応して復号データを得るものである。この
ビタビ復号器は、誤り訂正能力が高いことから、衛星通
信等の復号器として使用されている。

〔従来の技術〕

一←Ｄ二方ムス孟里」」弓Ｉ（以墳金従来から汎用されているビタビ復号器として、第７図に
示すようなものがあった。ここで、ビタビ復号器は、符
号分配器としてのブランチメトリック計算部、複数のＡ
ＣＳ回路で成る演算部、パスメモリおよび当該パスメモ
リでの出力に基づいて多数決を取って復号出力を得る多
数決回路（最尤判定回路）で構成されている。

このブランチメトリック計算部は、受信装置の復調出力
の受信符号からブランチメトリックを計算するものであ
り、そのブランチメトリックはＡＣ８回路に加えられ、
１シンボル前のパスメトリックと加算される。その加算
結果は新しいバスメトリックとなり、これらのパスメト
リンクの比較により、小さい方を最尤バスのバスメトリ
ックとし、そのバスメトリックとパスセレクト信号とが
出力される。

ＡＣＳ回路は、第８図に示すように、加算器（八ｄｄｅ
ｒ）、比較５　（Ｃｏｍｐａｒａｔｏｒ）およびセレク
タ　（Ｓｅｌｅｃｔｏｒ）で構成されている。

パスメモリは、第９図に示すようなセレクタとフリップ
フロップとから成るパスメモリセルを、第１０図に示す
ように多段に接続した構成となっている。これには、Ａ
ＣＳ回路からのパスセレクト信号が加えられて、最尤バ
スの経歴が記憶されるものである。つまり、復号サイク
ル毎にＡＣＳ部で生き残りパスと判定した側のパスメモ
リセルの内容を、パスセレクト信号を用いて転送するこ
とになる。

このビタビ復号器においては、符号の拘束長を大きくす
る程、誤り訂正能力が大きくなるものであるが、回路規
模が指数関数的に増大するので、３乃至７程度の拘束長
が採用されている。

例えば、拘束長７の場合ではＡＣＳが６４個必要となり
、回路規模が大きくなる。

（ｉｉ　）ランダムアクセスメモリの８人また、第１１
図は、２つのランダムアクセスメモリ　（ＲＡＭ）を用
いて構成した従来のパスメモリを示す。

かようなパスメモリは、２個のランダムアクセスメモリ
で多重化動作をさせるようにしたものである。例えば、
上述したパスメモリのあるパスメモリセルに相当するあ
るノード番号Ｉにおいて、一方のランダムアクセスメモ
リのアドレスに、Ｌ■／２」と、２”　　＋　Ｌｌ／２
」と（Ｄうチノ生き残りとして選択された方のノード番
号が設定される。そして、他方のランダムアクセスメモ
リのアドレスに■を設定する。その状態で、一方のラン
ダムアクセスメモリのデータ出力端子Ｄ○から他方のラ
ンダムアクセスメモリのデータ入力端子ＤＯＩにデータ
（バス情！ｇ）を転送する。これを全ノードについて行
ない、多数決回路等で成る出力処理部から復号出力を得
る。次の復号サイクルでは、他方のランダムアクセスメ
モリのデータ出力端子Ｄｏから一方のランダムアクセス
メモリのデータ入力端子ＤＯＩにデータ（パス情報）を
転送する。なお、上述したＬＩ／２Ｊは、Ｉ／２を越え
ない最大の整数を示すガウス記号である。

（ｉｉｉ　）パストレース　式また、パスメモリに記憶されたパス選択情報を遡ること
により、最尤パスを決定するパストレース方式が提案さ
れている。このパストレース方式は、ノード番号とその
ノード番号に対応したパスメモリの内容とにより、その
ノードにおいて生き残りとして選択された側のノード番
号を求め、これを繰り返して、パスメモリの最後に到達
したときノード番号から復号出力を得る方式である。

〔発明が解決しようとする問題点〕

ところで、上述した従来方式にあっては、いずれも欠点
が指摘されていた。

第１０図に関連して述べた「（ｉ）パスメモリセル方式
の場合」の従来例では、パスメモリセルがセレクタとフ
リップフコツブとから成る構成であるため、ランダムア
クセスメモリのように集積回路化することが困難であり
、ビタビ復号器としての装置構成を小型化することは極
めて困難であるという問題点があった。

また、第１１図に示したように、ｒ（ｉｉ）ランダムア
クセスメモリの場合」のようにランダムアクセスメモリ
を用いることにより、集積回路化したパスメモリを構成
することができる。しかしながら、多重化動作をさせて
いることに因り、例えば拘束長−７の復号器を構成する
場合に、１復号サイクル当たり、２つのメモリを６４回
アクセスする必要がある。従って、復号処理速度を向上
させることが極めて困難であった。また、復号処理速度
を向上させるために、多重度を低下させてアクセス回数
を減少させることも考えられるが、その場合にはメモリ
の個数が増加するという問題点が挙げられていた。

更に、ｒ（ｉｉｉ）パストレース方式の場合」において
上述した従来のパストレース方式は、パスメモリの段数
に対応してノード番号の演算を繰り返すことにより、最
尤パスのトレースを行なうものであるから、パスメモリ
に対するアクセス回数が多くなる。それにより、復号処
理速度を向上することが困難であるという問題点があっ
た。

本発明は、このような点にかんがみて創作されたもので
あり、復号処理速度の向上および装置構成の小型化とい
う従来相反する問題点を一挙に解決したビタビ復号器を
提供することを目的としている。

〔問題点を解決するための手段〕

第１図は、本発明のビタビ復号器の原理プロノり図であ
る。

図において、符号分配手段１１５は、受信符号１１１に
基づいてブランチメトリック１１３を計算する。

ＡＣＳ回路１２１は、符号分配手段１１５によって計算
されたブランチメトリック１１３と１シンボル前のパス
メトリックとを加算し、その加算出力のパスメトリック
１１７および当８亥パスメトリックの比較によって選択
された最尤パスを表すパスセレクト情報１１９を出力す
る。

書込手段１２５は、パスセレクト情報１１９を所定の第
１期間に従ってパスメモリ１２３に書き込む。

トレース位置定義手段１２７は、パスメモリ１２３に書
き込まれたパスセレクト情報１１９に基づいてパストレ
ースを行う上でのトレース位置を定義する。

位置情報出力手段１３１は、前記トレース位置に応じた
繰り返しサイクルでのトレース位置情報１２９を出力す
る。

トレース開始ノード決定手段１３５は、パスメトリック
１１７に基づいて、前記パストレースのトレース開始ノ
ード１３３を求める。

ノード定義手段１３７は、トレース開始ノード１３３、
トレース位置情報１２９に従って、前記パストレースを
行なう上での対応するノードを定義する。

パストレース手段１４１は、パスメモリ１２３に格納さ
れたパスセレクト情報１１！Ｈ，［づき、第２期間に従
って、前記定義されたノードから生き残りとして選択さ
れた側のノードをトレース結果として、トレースメモリ
１３９に書き込む。

復号手段１４３は、前記第２期間の中の第３期間で、ト
レースメモリ１３９に書き込まれた前記トレース結果を
、復号出力として出力する。

従って、全体として、パスセレクト情報１１９の書き込
み、前記トレース結果および復号出力を得ることを繰り
返して行なうように構成されている。

〔作　用〕

ＡＣＳ回路１２１で注き残りパスとして判定された側の
パスセレクト情報１１９がパスメモリ１２３に所定の期
間にパスメモリ１２３に書き込まれる。

パストレース手段１４１により、別な所定の期間におい
て、新しいものから古いものへの順で読み出してパスト
レースを行ない、最尤パスを求める。そのノードから復
号出力を得る。

本発明にあっては、１復号サイクルでのメモリアクセス
回数が減少するので、動作が高速になると共に、メモリ
にも通常のランダムアクセスメモリを使用することがで
きる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図および第３図は、本発明の一実施例におけるビタ
ビ復号器の構成を示す。

■、　　　リと第１ヌとの対応関係ここで、本発明の実施例と第１図との対応関係を示して
おく。

受信符号１１１は、受信符号信号２１１に相当する。

ブランチメトリック１１３は、ブランチメトリック信号
２１３に相当する。

符号分配手段１１５は、分配器２１５に相当する。

パスメトリック１１７は、パスメトリンク信号２１７に
相当する。

パスセレクト情報１１９は、パスセレクト信号２１９に
相当する。

ＡＣＳ回路１２１は、ＡＣＳ回路２２１に相当する。

パスメモリ１２３は、パスメモリ２２３に相当する。

書込手段１２５は、バッファ部２６３０入カバソファ２
９１に相当する。

トレース位置定義手段１２７は、トレースカウンタ２２
７に相当する。

トレース開始ノード１３３は、最小パスメトリックのノ
ード番号信号２３３に相当する。

トレース開始ノード決定手段１３５は、最小パスメトリ
ック検出部２３４およびノード番号計算部２３６に相当
する。

ノード定義手段１３７は、シフトレジスタ２３７に相当
する。

トレースメモリ１３９は、トレースメモリ２３９に相当
する。

パストレース手段１４１は、セレクタ２４１に相当する
。

復号手段１４３は、バッファ部２６７の出力バッファ２
９４に相当する。

１−Ｊ■１町（社）ｌ衣以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

」ユニ」１１〃ｌ戊第２図において、受信符号信号２１１に基づいて計算さ
れたブランチメトリックを表すブランチメトリック信号
２１３が、分配器２１５からＡＣ８回路２２１に供給さ
れる。このＡＣＳ回路２２１では、分配器２１５による
計算で得られたブランチメトリックと１シンボル前のパ
スメトリックとを加算して得たその加算出力のパスメト
リック信号２１７を最小パスメトリック検出部２３４に
供給する。また、そのパスメトリックの比較によって選
択された最尤パスを表すパスセレクト信号２１９を、パ
ストレース制御部２５０に供給する。

最小パスメトリック検出部２３４で求められた最小パス
メトリックに基づいて、ノード番号計算部２３６は最小
パスメトリックのノードを表すノード番号信号２３３を
パストレース制御部２５０に与える。

このパストレース制御部２５０には、パスメモリ長信号
２５１．クロック信号２５３およびモード切換信号２５
５が印加されており、それらの情報に基づいて、パスメ
モリ２２３にパスセレクト信号２１９を格納してパスト
レースの結果をトレースメモリ２３９に書き込んで、復
号出力信号２５７を得るものである。

（ｉｉ　）パストレース潅１卸。の＋第３図は、第２図に示したパストレース制御部２５０、
パスメモリ２２３およびトレースメモリ２３９の詳細を
示す。

パストレース制御部２５０が具えているトレースカウン
タ２２７およびＩ１０カウンタ２２８の入力端子ＩＮに
パスメモリ長信号２５１が供給され、シフトレジスタ２
３７の入力端子ＩＮに最小パスメトリックのノード番号
信号２３３が供給される。トレースカウンタ２２７のリ
ップルキャリー出力信号は、当該トレースカウンタ２２
７およびシフトレジスタ２３７のロード端子ＬＤに供給
される。

クロック信号２５３は、これらトレースカウンタ２２７
．シフトレジスタ２３７およびＩ１０カウンタ２２８の
クロック入力端子ＣＬＫにそれぞれ共通に供給される。

Ｉ／○カウンタ２２８のリップルキャリー出力信号は、
そのロード端子ＬＤに供給される。

モード切換信号２５５はインバータ２６１で反転され、
その論理反転信号がトレースカウンタ２２７およびシフ
トレジスタ２３７のイネーブル端子ＥＮにそれぞれ共通
に供給される。また、モード切換信号２５５が直接にＩ
１０カウンタ２２８のイネーブル端子ＥＮおよびセレク
タ２７５の信号選択切換端子ＳＥＬにそれぞれ共通に供
給される。更に、モード切換信号２５５はバッファ部２
６３に供給されると共に、フリップフロップ２６５に供
給される。このフリップフロップ２６５の出力信号が、
バッファ部２６７に印加される。

パスセレクト信号２１９はバッファ部２６３に供給され
、復号出力信号２５７がバッファ部２６７から得られる
ように構成されている。

トレースカウンタ２２７の出力端子ＯＵＴから得られる
トレースアドレス信号２７１およびＩ／０カウンタ２２
８の出力端子ＯＵＴから得られるＩ１０アドレス信号２
７３は、セレクタ２７５の入力端子１．およびＩ２にそ
れぞれ供給され・る。

このセレクタ２７５の出力端子ＯＵＴから得られるアド
レス信号２７７がパスメモリ２２．３に供給されると共
に、フリップフロップ２７９に印加される。このフリッ
プフロップ２７９の出力信号はトレースメモリ２３９に
供給される。

シフトレジスタ２３７の出力端子ＯＵＴから得られる６
ビントの選択制御信号２８１は、セレクタ２４１の選択
制御信号端子ＳＣに供給され、バッファ部２６３からの
６４ビツトの続出パスセレクト信号２８３が入力端子Ｉ
Ｎに印加されるようになっている。セレクタ２４１の出
力端子ＯＵＴからの１ビット方形信号は、シフトレジス
タ２３７およびフリップフロップ２８５に供給される。

このフリップフロップ２８５の出力信号は、バッファ部
２６７に供給されるようになっている。

ニーＪロビ順λ軌作第４図は、本発明実施例のピタビ復号器における動作タ
イミングを示す。ここで、図（ａ）は、クロック信号２
５３を示す。（ｂ）は、本発明実施例のビタビ復号器で
の復号サイクルにおける軟判定データＤの繰り返しを示
す。なお、この軟判定データＤは、パストレース制御部
２５０に対して外部データとなるものである。

また、（ｃ）はパスセレクト信号２１９を示すものであ
るが、パスセレクト情報ＰＤとしては、パスメモリ２２
３に書き込まれるタイミングで示している。（ｄ）は、
トレースメモリ２３９でのトレース結果の書き込みのタ
イミングを示す。

更に、（ｅ）は、パストレース制御部２５０の動作モー
ドを決定するモード切換信号２５５を示す。

但し、ここでは、外部データとして、軟判定データＤｎ
をとる復号サイクルの前後を中心にして説明する。

以下、第２図〜第４図を参照する。

モード切換信号２５５が“低”レベルをとると（バスセ
レクト情報は書き込まれないモード）、インバータ２６
１による反転信号により、トレースカウンタ２２７およ
びシフトレジスタ２３７が付勢される。その状態で、最
初のクコツク時では、受信符号信号２１１に基づいて計
算された最小パスメトリックのノード番号信号２３３が
シフトレジスタ２３７に置数される。また、パスメモリ
２２３の物理長を指定するパスメモリ長信号２５１がト
レースカウンタ２２７およびＩ１０カウンタ２２８に置
数される。

かような状態で、クロック信号２５３に応答してトレー
スカウンタ２２７およびＩ１０カウンタ２２８は計数を
行ない、シフトレジスタ２３７は置数状態をシフトして
いくものである。

（ｉ）　　き入みそ一ドいま、モード切換信号２５５が“高”レベルをとる“パ
スセレクト信号の書き込みモード”となれば、Ｉ１０カ
ウンタ２２８およびバッファ部２６３の入力バッファ２
９１が付勢される。また、モード切換信号２５５はセレ
クタ２７５の信号選択切換端子ＳＥＬに供給されている
ために、“パスセレクト信号の書き込みモード”では、
その入力端子Ｉ２側が選択され、Ｉ１０カウンタ２２８
のＩ１０アドレス信号２７３が選択されて、アドレス信
号２７７として出力される。また、このモード切換信号
２５５によって、バッファ部２３６の入力バッファ２９
１が付勢される。従って、このアドレス信号２７７によ
って表されるアドレスに従ってパスメモリ２２３に、バ
スセレクト情報Ｐ　Ｄ　（１１−１１の情報が書き込ま
れる。

（ｉｉ））−レースモード上述したような“パスセレクト信号の書き込みモード”
の動作後、クロック信号２５５の１クロ７り公理れた時
点で、モード切換信号２５５が“低”レベルをとる。そ
れに応じて、トレースカウンタ２２７が付勢されてクロ
ック信号２５３の計数を行なう。また、モード切換信号
２５５に応じてセレクタ２７５の入力端子１．側が選択
され、そのトレースアドレス、信号２７１がアドレス信
号２７７となってパスメモリ２２３に供給されて、デー
タ読み出しのアドレスとなる。この場合、モード切換信
号２５５に応じてバッファ部２６３の出力バッファ２９
２が付勢されるので、パスメモリ２２３から読み出され
た続出パスセレクト信号２８３はセレクタ２４１に供給
される。

また、モード切換信号２５５に応じて付勢されたシフト
レジスタ２３７がクロックに応じてシフト動作を為し、
それによる出力信号である選択制御信号２８１がセレク
タ２４１に供給されて、最尤パスとなるべきノードを選
択する。そのようにして選択されたノードを表す１ビッ
ト信号が、フリンプフロップ２８５に供給されて、１ク
ロツタ遅れた形でバッファ部２６７に供給される。トレ
ースモードでは、バッファ部２６７の入カバフファ２９
３が付勢されるので、選択されたノードがトレースメモ
リ２３９に書き込まれる。

（ｉｉｉ　）パストレースところで、上述したような回路動作で行なわれるパスト
レースについて、第５図を用いて説明する。

図示するような形で、クロック信号２５３に応じて、パ
スメモリ２２３にパスセレクト情報ＰＤが書き込まれる
。最初、各ノードにつきパスメトリック値が（８２，８
２，８２，８２，６４，７８，７６，６２３であったと
すると、最小パスメトリック値は（６２）であるから、
そのノード７がシフトレジスタ２３７に置数される。そ
の状態からパストレースが行なわれる。

その場合でのノード計算を示す。先ず、最初の復号サイ
クルでは、最小パスメトリックのノード（Ｎ、）と、そ
のノード（Ｎ、）で示されるパスメモリ内容（Ｐｉ　）
がパスメモリ２２３から読み出される。これに従って、
トレースによる次のノード（Ｎｔ−＋）は、Ｎ、。＝２’−”　Ｘ　Ｐ　ｉ”　ｒＮｉ　／　２　Ｊ
となる。

このノード（Ｎ、＋１）が、セレクタ２４１で選択され
たこととなる。このような動作が、クロック毎に繰り返
されて、パストレースが為されて、トレース結果Ｔ（、
、−０が順次、トレースメモリ２３９に循環して格納さ
れる。そして、次の“パスセレクト信号の書き込みモー
ド”のときに、入カバソファ２９３の出力バッファ２９
４が付勢されて、復号出力信号２５７として出力される
。

以上のような動作を繰り返して復号を行なう。

つまり、クロック信号２５３に応じたトレースカウンタ
２２７での計数状態がパスメモリ長になったとき、リッ
プルキャリー出力信号が発生する。

それに応じて、ｉレースカウンタ２２７およびシフトレ
ジスタ２３７の状態が元に戻り、最初から上述した動作
が繰り返される。また、Ｉ１０カウンタ２２８について
も同様である。このようにして、パスメモリ長の範囲内
で、Ｉ１０カウンタ２２８の計数状態に応じて書き込ま
れたパスセレクト情報ＰＤに従ってパストレースが行な
われ、復号動作が繰り返される。

■、　　　１での１号結果の１１第６図は、本発明実施例によるビタビ復号器における誤
り率特性を示す。ここで、横軸はトレース回数、縦軸は
ビット誤り率ＢＥＲをそれぞれ示す。

曲線５５１は、Ｅｓ／Ｎｏ（信号対雑音比〕が−０，５
ｄＢの場合に得られたビット誤り率の特性である。また
、曲線５５３は、Ｅｓ／’Ｎｏが＋０．５ｄＢの場合に
得られたビット誤り率の特性である。但し、直線５６１
はＥ　ｓ　／　Ｎ　ｏが−０゜５ｄＢの場合、直線５６
３はＥ　ｓ　／　Ｎ　ｏが＋０゜５ｄＢの場合のそれぞ
れの理論ビット誤り率である。

この結果からも判るように、トレース回数が２以上であ
れば、ビット誤り率はその理論値を下回る。また、トレ
ース回数をあげてもビット誤り率の結果には殆ど影響し
ない。

〔発明の効果〕

上述したように、本発明によれば、生き残りパスとして
判定した側のパスセレクト情報をパスメモリに書き込ん
だ後、５それを新しいものから順次読みだし、パストレ
ースを行なって最尤パスを求めるように構成することに
より、メモリアクセスが高速になると共に、メモリにも
通常のランダムアクセスメモリを使用することができる
ので、実用的には極めて有用である。

【図面の簡単な説明】

第１図は本発明によるビタビ復号器の原理ブロック図、第２図は本発明の一実施例によるビタビ復号器の構成ブ
ロック図、第３図は第２図に示す本発明実施例の一部詳細を示すブ
ロック図、第４図は第２図および第３図に示す本発明実施例におけ
る動作を示すタイミング図、第５図はパストレースの説明図、第６図は本発明実施例によるビタビ復号器でのビット誤
り率の特性図、第７図は従来のビタビ復号器の説明図、第８図は第７図
に示すＡＣＳ回路の構成を説明する詳細ブロック図、第９図は従来のパスメモリセルの構成説明図、第１０図
は従来のパスメモリの説明図、第１１図は従来の別なパ
スメモリの構成を示す説明図である。図において、１１１は受信符号、１１３はブランチメトリック、１１５は符号分配手段、１１７はパスメトリック、１１９はパスセレクト情報、１２１はＡＣＳ回路、 ′１２３はパスメモリ、１２５は書込手段、１２７はトレース位置定義手段、１２９はトレース位置情報、１３１は位置情報出力手段、１３３はトレース開始ノード、１３５はトレース開始ノード決定手段、１３７はノード
定義手段、１３９はトレースメモリ、１４１はパストレース手段、１４３は復号手段、２１１は受信符号信号、２１３はブランチメトリック信号、２１５は分配器、２１７はパスメトリック信号、２１９はパスセレクト信号、２２１はＡＣＳ回路、２２３はパスメモリ、２２７はトレースカウンタ、２３７はシフトレジスタ、２３９はトレースメモリ、２４１はセレクタ、２５１はパスメモリ長信号、２５３はクロック信号、２５５はモード切換信号、２５７は復号出力信号、２７５はセレクタ、２７７はアドレス信号である。顎り私モキ腿叩の立五里］ゝ口・ｙ７餡マ覧ｃ４；叡力生焼（利の全林ｊへ］第２図ビタビくｉ弓日ジ告Φ’１’　ｌ：ｌ　＝ｒりＢ第７図（池のＡＣＳン１．〕ＡＣ５Ｏ詭のλ鴬へ”配第８図＋＼０：ｌＬｊ”＝ｌｉｔ＜ｖｅ　級ｅ邑邑第９図アドレス入力を乞５８刀従来例のバスメモリ第１１図

Claims

【特許請求の範囲】受信符号（１１１）に基づいてブランチメトリック（１
１３）を計算する符号分配手段（１１５）と、符号分配手段（１１５）によって計算されたブランチメ
トリック（１１３）と１シンボル前のパスメトリックと
を加算し、その加算出力のパスメトリック（１１７）お
よび当該パスメトリックの比較によって選択された最尤
パスを表すパスセレクト情報（１１９）を出力するＡＣ
Ｓ回路（１２１）と、パスセレクト情報（１１９）を所定の第１期間に従って
パスメモリ（１２３）に書き込む書込手段（１２５）と
、パスメモリ（１２３）に書き込まれたパスセレクト情報
（１１９）に基づいてパストレースを行う上でのトレー
ス位置を定義するトレース位置定義手段（１２７）と、前記トレース位置に応じた繰り返しサイクルでのトレー
ス位置情報（１２９）を出力する位置情報出力手段（１
３１）と、パスメトリック（１１７）に基づき、前記パストレース
のトレース開始ノード（１３３）を求めるトレース開始
ノード決定手段（１３５）と、トレース開始ノード（１
３３）、トレース位置情報（１２９）に従って、前記パ
ストレースを行なう上での対応するノードを定義するノ
ード定義手段（１３７）と、パスメモリ（１２３）に格納されたパスセレクト情報（
１１９）に基づき第２期間に従って、前記定義されたノ
ードから生き残りとして選択された側のノードをトレー
ス結果として、トレースメモリ（１３９）に書き込むパ
ストレース手段（１４１）と、前記第２期間中の第３期間において、トレースメモリ（
１３９）に書き込まれた前記トレース結果を復号出力と
して出力する復号手段（１４３）を具え、パスセレクト
情報（１１９）の書き込み、前記トレース結果および復
号出力を得ることを繰り返して行なうように構成したこ
とを特徴とするビタビ復号器。