JPH04170227A - ビタビ復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、畳み込み符号化方式で伝送されるディジタル
情報をビタビ復号法により復号するビタビ復号器に係り
、特に時分割処理型のビタビ復号器におけるパスメモリ
回路に関する。

（従来の技術） 近年、ディジタル信号処理技術の発達にともない、伝送
路において発生する符号誤りを訂正することのできる誤
り訂正方式がいろいろ提案されているが、畳み込み符号
により符号化されたデータ系列をビタビアルゴリズムに
よって復号するビタビ復号法は、実用性の高い復号技術
として評価されている。

本発明が対象とするビタビ復号器は、時分割処理型のも
のであるが、理解を容易にするため、まず始めに、ビタ
ビ復号法について拘束長に−３゜符号化率Ｒ＝１／２の
場合を例にとり説明する。

符号器は、例えば第２図に示すように、Ｂ１．Ｂ２及び
Ｂ３の３ビツトのシフトレジスタ４０と排他的論理和回
路４１．同４２により構成され、入力端子５１から入力
される１系列の２値情報信号が第３図に示ず状態遷移図
に従って２シンボルの符母語系列に変換され出力端子５
２、同５３からそれぞれ送出される。

第３図において、各状態Ｓｌ　　の円内の数字は、タイ
ムスロッ１〜ｔの終了時におけるシフ１〜レジスタ４０
の前２ビット（Ｂ１．Ｂ２）の状態を示している。即ち
、前２ビット（Ｂｌ、Ｂ２）の状態には、−（０，１）
、Ｓ４　　＝（１，１）の４状態があへの遷移では、矢
印付き実線で示される遷移パスＴＪ） Ｐ１１′の上側に付記されている情報人力ビットく１）
又は（０）が入力端子５１から入力されると、遷移パス
Ｐ１１′の下側に付記されている符号語（０，０）、同
（１，０）、同く０．１）、同く１．１）それぞれの各
ビットが出力端子５２、同５３の対応するものから送出
されることを示しく０．０）であるが、この状態で入力
端子５１から情報ピッ１〜（０）が入力すると、出力端
子５２と同５３から共に情報ビット（０）が出力され、
状態Ｓｌ　に移行する。（Ｂｌ、Ｂ２）−（０，０）で
ある。一方、入力端子５１から情報ビット（１）が入力
すると、Ｂｌ−＜１）、Ｂ２　”Ｂ３−（０）となるか
ら、出力端子５２と同５３から共に情報ビット（１）が
出力され、（Ｂｌ、Ｂ２）−（１，０）である状態Ｓ２
　に移行する。

ビタビ復号法は、受信側において、この状態遷移図にお
ける各状態に合流する２本のパスについて受信符号語シ
ンボルと遷移パスｐＨ’の期待値的符号語シンボルとの
相関（ブランチメトリック）を求め、それぞれのパスの
１タイムスロツ１〜以前の状態における累積メトリック
にそれぞれ加算し、それらの大きい方をより尤もらしい
パスとして選択しく残存パス）、その残存パスの加算値
を当該状態の累積メトリックとし、その際、残存パスの
１タイムスロツト以前の状態が有していた情報信号系列
に、今、選択したパスに対応する情報ビットを加え、当
該状態の情報信号系列とする、という操作を繰り返し、
最も確からしいパスを検出し、そのパスに対応する情報
信号を復号信号として出力する方法である。

良く知られているようにビタビ復号器は、ブランチメト
リック生成回路、ＡＣ３回路、パスメモリ回路、データ
出力回路により構成される。第４図に、拘束長に＝３．
符号化率Ｒ＝１／２の場合の構成を示す。

第４図において、ブランチメトリック生成回路１１では
、受信符号語シンボル１−０１が並設される４個の相関
器に並列的に入力する。受信符号語シンボル１０１は前
記符号化器の出力なる２シンボルの符号語系列が伝送系
を介して受信されたものである。４個の相関器では、前
記遷移パスＰ　Ｉ＋’の４種の期待値的符号語シンボル
、即ち、く０．０）、（０，１）、（１，０）、（１，
１）の対応するものと入力される受信符号語シンボル］
０１との相関（ブランチメトリック）を求め、その相関
値（ブランチメトリック１０２）をＡＣ３回路１２の対
応する単位ＡＣ３回路１５に出力する。

ＡＣ３回路１２は、Ｋ＝３の場合、状態数は４であるの
で、単位ＡＣ３回路１５の４個で構成される。各単位Ａ
Ｃ３回路１５は次のような加算、比較、選択操作を行う
回路である。即ち、各単位ＡＣ３回路１５では、前記状
態遷移図における４状態の対応する状態に合流する２つ
のパスについて、１タイムスロツト以前までに蓄積した
各状態における累積メトリック１０５とそのパスにおけ
るブランチメトリック１０２を加算（Ａｄｄ）　シ、そ
の結果をそれぞれ比較（Ｃｏｍｐａｒｅ　）　Ｌ、さら
に、その内の大きな方の加算値を選択＜５ｅｌｅｃｔ）
して、当該状態の累積メトリックとする。そして、同時
に、その選択情報をパス選択信号１０３としてパスメモ
リ回路１３へ伝達する。

パスメモリ回路１３は、２人力１出力の選択器（Ｓ）と
フリップフロップ（Ｆ）のペアを横にＭ個並べたものを
状態数分く４個）縦に並べたものからなる。ここに、Ｍ
は、パスメモリの長さを示し、打ち切りパス長と呼ばれ
るが、横方向Ｍ個の選択器（Ｓ）には対応する単位ＡＣ
８回路１５から送られてきたパス選択信号１０３が制御
信号として与えられる。そして、入力段の縦４個の選択
器（Ｓ）には初期値（（０，０）、（１，１）、（０，
０）、（１，１〉）の対応するものが設定され、２段目
以降ではいわゆるたすきかけに信号が入力する。

このパスメモリ回路１３では、パス選択信号１０３に従
って、状態遷移図におけるそれぞれの状態に合流する２
つのパスの１タイムスロツト以前におけるそれぞれの状
態が保有していた長さＭビットの情報信号系列のうちの
一方を選択し、当該状態の保有する新たな情報信号系列
とする。その際、その情報信号系列の時間的に新しい部
分にその選択したパスに対応した情報ビットを付加し、
出力段の縦４個のフリップフロップ（Ｆ）に蓄積される
時間的に最も古い４ビツトの情報ビットを復号データ候
補ビット１０６として出力する。

パスメモリ回路１３から出力された復号テ゛−タ候補ビ
ット１０６は、データ出力回路１４にて処理され、復号
データ１０４として出力される。このデータ出力回路１
４における処理方法には、いろいろあるが、４ビツトの
復号データ候補ビット１０６のうちの任意の１個を出力
したり、それらの多数決により（０）又はく１）を決定
しなりする。

ところで、ビタビ復号器を構成する場合、そのハードウ
ェアの大半は、ＡＣ３回路、パスメモリ回路で゛占めら
れているなめ、いかにＡＣ３回路、および゛、パスメモ
リ回路のハードウェアサイズを少なくするかが、回路設
計者が最も苦慮するところである。最も一般的なＡＣ３
回路の構成は、第４図に示すように、単位ＡＣ８回路を
並列に状態数分くこの場合、４個）並べる構成である。

また、パスメモリ回路は、簡単に言えば、４Ｍビットの
メモリ回路であるが、復調器からデータシンボルが入力
される毎にたずきかけ操作によって全ビットのメモリ素
子を書き直さなくてはならないため、汎用のＲＡＭ等は
使用できず、第４図に示すように、２人力１出力の選択
器とフリップフロップのベアを横にＭ個並べなものを縦
に４個並べた構成となる。

さて、ＡＣ３回路の構成は、すぐわかるように、同様の
回路が状態数分だけ存在している。即ち、ＡＣ３回路は
、４個の単位ＡＣ５回路により構成されている。従って
、シンボルレイトが比較的低い場合、ＡＣ８回路処理を
１つの単位Ａ、Ｃ３回路を時分割にて４回使用すること
により行うことができる。そうすると、パス選択信号も
１状態ずつしか出力されないのて゛、それに対応して、
パスメモリ回路内の各メモリ素子の書き直しは、１状態
（Ｍビット）ずつ行うことになる。従って、状態数をア
ドレスに割り振り、打ち切りパス長をビット数に割り振
ったＲＡＭにより構成できることになり、パスメモリ回
路も簡単化することが可能になる。但し、この場合には
、ＲＡＭの処理スピードは、シンボルレイトの４倍以上
必要であることは言うまでもない。

このように構成したビタビ復号器が、本発明が対象とす
る時分割処理型ビタビ復号器であるが、従来の時分割処
理型のパスメモリ回路は例えば第５図に示すように構成
されていた。このパスメモリ回路は、１対のＲＡＭ群（
３１，３２）と、１／２分周器３３と、選択器（ＳＥＬ
）３４、同３５、同３６と、内部クロック発生器３７と
、読み出しアドレス発生器３８と、書き込みアドレス発
生器３９と、インバータ４０とで構成される。

１／２分周器３３は、外部から与えられるシンボルクロ
ック３０１．を１／２分周して１シンボル毎に（１）と
（０）を繰り返す書き込み制御信号３０４を生成出力す
る。この書き込み制御信号３０４は、直接的に一方のＲ
ＡＭ群３群上１／Ｗ端子に与えられると共に、インバー
タ４０を介して他方のＲＡＭ群３２のＲ／Ｗ端子と選択
器（３４〜３６）の制御入力端子とに与えられる。つま
り、１対のＲＡＭ群３群上１３２は、一方が書き込みモ
ードのときは他方が読み出しモードとなり、これを交互
するようにしである。Ｒ，ＡＭは、゛読みだし′°とパ
書き込み″を両方同時に実行することができないから、
ＲＡＭ群３群上１３２の２面設け、交互動作を行わせる
のである。

ＲＡＭ群３群上１３２は、それぞれ複数個のＲＡＭを並
設してなる。前記したように、打ち切りパス長をＲＡＭ
の入出力ビット数に割り振るのであるが、打ち切りパス
長は例えばＲ＝１／２の場合、拘束長にの３倍から５倍
となる。ところが、入手可能なＲＡＭにおける入出力ビ
ット数は８または９である。従って、打ち切りパス長は
設計者が任意に定めるのであるが、所望の打ち切りパス
長を物理的に１個のＲＡＭで賄うことは出来ず、図示す
る構成となる。なお、第５図では、ＲＡＭは８ビツト（
Ｉｏ〜■７、Ｑｏ〜Ｑ７）としである。

ＲＡＭ群３群上１ドレス信号（ＡＤ）は選択器３４から
与えられ、ＲＡＭ群３２のアドレス信号（ＡＤ）は選択
器３５から与えられる。ＲＡＭ群３群上１３２間では、
最前段ＲＡＭの第１入力端子■。には書き込みアドレス
発生器３９のアドレス信号の最下位ビットＬＳＢが与え
られ、最終段ＲＡＭの最終出力端子（図示例では第８出
力端子−Ｑ７）の送出データビットは選択器３６の入力
となっているが、その他の入出力端子は一方の出力が他
方の入力となるように接続されている。

内部クロック発生器３７は、シンボルクロックの状態数
（前記例で言えば４）倍以上の速度を有する内部クロッ
ク３０５を発生ずる。この内部クロック３０５は、書き
込みアドレス発生器３９と読み出しアドレス発生器３８
に出力される。

読み出しアドレス発生器３８には、国外のＡＣ８回路か
らパス選択信号３０２が制御信号として与えられるが、
この読み出しアドレス発生器３８と書き込みアドレス発
生器３９の各出力（アドレス信号）は選択器３４と同３
５の入力となっており、書き込み制御信号３０４にて制
御されて書き込みアドレスは、書き込みモードのＲＡＭ
群に、読みだしアドレスは、読みだしモードＲ，ＡＭ群
に供給される。

ここに、書き込みアドレス発生器３つの出力なる書き込
みアドレスは、０状態（０，０）は、０アドレスに、１
状態（０，１）は、１−アドレスに、と言うように、順
に割り振られる。また、読み出しアドレス発生器３８は
、パス選択信号３０２により制御されて読み出しアドレ
スを発生するが、状態遷移図から明らかな通り、Ｓｌ　
　の状態の書き込みではＳｌ　　　の状態を読み出すの
であるから、１（−３の場合、書き込みモートのＲＡＭ
群が０状態の書き込み時には読みだしモードのＲＡＭ群
にＯアドレス、或いは、２アドレスを出力し、１状態の
書き込み時も同様にＯアドレス、或いは、２アドレスを
出力し、２状態（１、Ｏ）の書き込み時及び３状態（１
，１）の書き込み時では１アドレス、或いは、３アドレ
スを出力する。なお、パスメモリへの各状態における最
新データは、ＲＡＭの■。に入力されるが、状態遷移図
を見ると、書き込みアドレスの最下位ビットに一致して
いることがわかる。

選択器３６は、書き込み制御信号３０４の制御により、
ＲＡＭより読みだされた各状態における復号データ候補
ビットと、書き込みモード時に出力端子に現れている規
定されないデータとを選択し、時分割復号データ候補ビ
ット３０３を出力する。

なお、１／２分周器３３、選択器３４、同３５、書き込
みアドレス発生器３９、読み出しアドレス発生器３８、
及び、内部クロック発生器３７は、通常、ＡＣ３回路で
も必要となり、この場合、これらは、ＡＣ３回路とパス
メモリ回路とで共有される。

（発明が解決しようとする課題） 以上説明したように、従来の時分割処理型ビタビ復号器
のパスメモリ回路では、ＲＡＭの入出力を打ち切りパス
要分必要となる。打ち切りパスの長さは、前述したよう
に、Ｒ＝１／２の場合、拘束長にの３倍から５倍程度必
要となり、符号化率Ｒが高くなればさらに必要となる。

Ｋ＝７を例にとれば、Ｒ＝１／２で約３０ビツト、Ｒ＝
３／４で約６０ビツト、Ｒ＝７／８で約１２０ビツトで
ある。通常、ＲＡＭにおける入出力ビット数は８または
９である。今、ＲＡＭの入出力ビット数を９とすると、
Ｒ＝７／８の場合、ＲＡＭは、２８個も必要となる。Ｒ
ＡＭが、１つのビタビ復号器で２８個も必要であるとい
うことは、スペース効率的にも、コスト的にも大きなデ
メリッ１〜となる。

本発明は、このような問題に鑑みなされたもので、その
目的は、時分割処理型ビタビ復号器において、ＲＡＭの
数量の少ないパスメモリ回路を備えたビタビ復号器を提
供することにある。

（課題を解決するための手段） 前記目的を達成するために、本発明のビタビ復号器は次
の如き構成を有する。

即ち、本発明のビタビ復号器は、２面のＲＡＭの一方を
書き込みモードに他方を読み出しモードに交互制御しな
がら、畳み込み符号の各遷移状態の残存パスに対応する
情報信号系列を記憶するパスメモリ回路を備える時分割
処理型のビタビ復号器において；　パスメモリ回路は、
前記２面のＲＡＭが、所望される打ち切りパス長を使用
するＲＡＭの入出力ビット数で割り算して切り上げた正
数値をＮとしなとき、前記遷移状態数のＮ倍のアドレス
数を有するものからなり；　かつ、打ち切りパス長のビ
ット数からなる前記情報信号系列を２つのアドレスに分
割して記憶させるためのアドレス信号を発生ずる手段；
　を備えることを特徴とするものである。

（作用〉 次に、前記の如ぐ構成される本発明のビタビ復号器の作
用を説明する。

例えば、Ｋ＝３、Ｒ＝１／２、打ち切りパス長−１６と
しなとき、従来ではＲＡＭの１つのアドレスに、状態遷
移図における各状態が保有している１６ビツトの情報系
列を記憶していたが、本発明では２つのアドレスに８ビ
ツトずつ分割して記憶する。つまり、使用する１個のＲ
ＡＭの入出力ビット数を８とすれば、２面のＲＡＭは、
従来ではそれぞれ２個ずつ必要となるが、本発明ではそ
れぞれ１個で済むのである。

ところで、ＲＡＭの入出力数は、１／２となるが、使用
するＲＡＭのアドレス数は、従来の回路において使用す
るアドレス数の２倍必要となる。

しかし、ＲＡＭの開発状況を見ると、アドレス数は増え
る傾向にあるが、入出力数はパッケージの大きさに影響
を与えることもあり、一定のままである。そのことを考
慮すると、ＲＡＭのアドレス数が増えることは、本発明
を実施する上で、全く制限にならない。又、このような
構成にすることにより従来の回路に比べてビタビ復号器
の処理できる信号速度の上限が、低くなるが、移動体衛
星通信システムのように低速度の信号を処理する要求が
昨今増えているので、このことも、大きな制限とはなら
ない。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例に係るパスメモリ回路を示す
。構成要素は、従来例回路とほぼ同様である。第１図は
、Ｋ＝３、Ｒ＝１／２、打ち切りパス長＝１６の場合の
構成例を示す。以下、本発明に係る部分を中心に説明す
る。

１／２分周器２３は、従来例回路３３と同様の構成によ
って、シンボルクロック２０１から書き込み制御信号２
０４を生成する。この書き込み制御信号２０４は、直接
的に一方のＲＡＭ２１のＲ／Ｗ端子に与えられると共に
、インバータ３０を介して他方のＲＡＭ２２のＲ／Ｗと
選択器（２４〜２６）の制御入力端子とに与えられる。

ＲＡＭ２１と同２２は、それぞれ物理的に１個のものか
らなり、それぞれ入出力ビット数は８（Ｉｏ”Ｉ７．Ｑ
ｏ〜Ｑ７）である。但し、アドレス数は、従来例回路の
ものとは異なり、「８」である。即ち、打ち切りパス長
１６を入出力ビット数８で割った値２に状態数４を掛け
た数８である。

従って、選択器２４と同２５は、機能的には従来例回路
３４と同３５と同様であるが、入出力のビット数が異な
る。即ち、ＲＡＭのアドレス数が８であるから、２人力
１出力の各ビット数は３となっている。

内部クロック発生器２７は、従来はシンボルレイトの４
倍以上の速度であったが、本発明では（状態数）ＸＮ倍
の速度のクロックを発生する必要がある。ここに、Ｎは
、所望される打ち切りパス長を使用するＲＡＭの入出力
ビット数で割算して切り上げた正数値であり、本実施例
では前記した通りＮ＝２である。従って、本実施例にお
ける内部クロック２０５は、シンボルレイトの８倍以上
の速度のクロックということになる。

書き込みアドレス発生器２９は、この内部クロック２０
５に従って、１シンボルの間で、状態数のＮ倍の値まで
順に計数するカウンタである。即ち、１シンボルの間で
、値Ｏから値７までを計数し、これを各シンボルにおい
て繰り返し行い、計数しな各値を示す３ビツトのアドレ
ス信号を選択器２４と同２５に出力する。

ここで、ＲＡＭのアドレスの割り振りは、以下のように
する。０状態（０，０）が保持している情報信号系列は
、時間的に新しい８ビツトをＯアドレス（０，０，Ｏ）
に、古い部分を１アドレス（０，０，１）とする。同様
に、１状態（０，１）は、２アドレス（０、］−１０）
と３アドレス（０，１，１）とを、２状態（１，０）は
、４アドレス（１、Ｏ，Ｏ）と５アドレス（１，０２１
）とを、３状態（１，１）は、６アドレス（１，１，０
）と７アドレス（１，１，１）とをそれぞれ割り振る。

一方、読み出しアドレス発生器２８は、パス選択信号２
０２により制御され、書き込みアドレスがＯ（０，０，
０）の時、０アドレス（０，０，０）或いは４アドレス
（１，０，０）を、書き込みアドレスが１（０，０，１
）の時、１アドレス＜０．０．１）或いは５アドレス（
１，０，１）を、書き込みアドレスが２く０．１．０）
の時、０アドレス（０，０，０）或いは４アドレス（１
，０，０）を、書き込みアドレスが３（０，１，１）の
時、１アドレス（０，０，１）或いは５アドレス（１，
０，１）を、書き込みアドレスが４（１，０，０）の時
、２アドレス（０，１，０）或いは６アドレス（１，１
，０）を、書き込みアドレスが５（１，１，０）の時、
３アドレス（０，１，１）或いは７アドレス（１，１，
１）を、書き込みアドレスが６（１，１，０）の時、２
アドレス（０，１，０）或いは６アドレス（１，１，０
）を、書き込みアドレスが７（１，１，１）の時、３ア
ドレス（０，１，１）或いは７アドレス（１，１，１）
をそれぞれ出力する。このような値を出力する回路は、
例えば次のように構成できる。書き込みアドレス発生器
２９と同様な、Ｏから７まで゛計数するカウンタを設置
して、出力する読み出しアドレスとして、その計数値の
ＬＳＢをＬＳＢとし、ＭＳＢを２番目のビットとし、パ
ス選択信号２０２をＭＳＢとする。この時、パス選択信
号２０２は、ＡＣ８回路において、０の時、番号の若い
状態を選択することを示し、１の時、その逆を示す“よ
うに生成する。さらに、パス選択信号２０２における１
状態分のパス選択情報は、ＲＡＭ２１、同２２が２アド
レス分、書き込み、読み出しする間保持していなくては
ならないので、ＡＣ３回路は、内部クロック２０５の１
／２の速度で動作する必要がある。

選択器２６は、従来例回路３６と同じ構成で、ＲＡＭよ
り読み出された情報ビットを出力する。

ここで、ＲＡＭでは、ある状態の保持している情報系列
の新しい部分の８ビットが偶数アドレスに記憶され、古
い８ビツトが奇数アドレスに記憶されているので、選択
器２６は書き込みアドレスが奇数の時、時分割復号デー
タ候補ピッ１−２０３を出力するが、偶数の時には次の
アドレスに書き込むべき情報ビットを出力することにな
る。そこで、この「次のアドレスに書き込むべき情報ビ
ット」を１クロック間保持するなめ、フリップフロップ
１８を設置しである。このフリップフロップ１８の出力
は選択器１９の一方の入力となっている。

選択器１９ては、他方の入力に書き込みアドレス信号の
第２ビツトくセカンドビット）が与えられ、書き込みア
ドレス信号の最下位ビットＬＳＢを制御信号として、２
人力のいずれか一方をＲＡＭの第１入力端■。に出力す
る。これにより、ＲＡＭの第１入力端ＩＯには、偶数ア
ドレス時では各状態における最新情報ビットが書き込ま
れ、奇数アドレス時ではフリップフロップ１８に保持さ
れている情報ビットが書き込まれる。

（発明の効果） 以上説明したように、本発明の時分割処理型のビタビ復
号器によれば、パスメモリ回路はＲＡＭの数量を少なく
できる構成としであるので、回路規模、コストを低減で
きるという効果がある。

【図面の簡単な説明】

第１図は本発明のビタビ復号器で用いるパスメモリ回路
の一例を示す構成ブロック図、第２図は符号化器の構成
例を示す図、第３図は第２図に示す符号化器の状態遷移
図、第４図は時分割処理型ではないビタビ復号器の一般
的な構成を示す図、第５図は時分割処理型のしタビ復号
器て用いられる従来のパスメモリ回路の一例を示す図で
ある。 １８・・・・・・フリップフロップ、　　２１．２２・
・・・・・ＲＡＭ、　２３・・・・・・１／２分周器、
　１９，２４゜２５．２６・・・・・・選択器、　２７
・・・・・・内部クロック発生器、　２８・・・・・読
み出しアドレス発生器、２９・・・・・・書き込みアド
レス発生器、　３０・・・・・・インバータ、　２０１
・・・・・・シンボルクロック、２０２・・・・・・パ
ス選択信号、　２０３・・・・・・時分割復号データ候
補ビット　２０４・・・・・・書き込み制御信号、　２
０５・・・・・・内部クロック。 代理人　弁理士　　八　幡　　義　博

Claims (1)

【特許請求の範囲】
1. 　２面のＲＡＭの一方を書き込みモードに他方を読み出
   しモードに交互制御しながら、畳み込み符号の各遷移状
   態の残存パスに対応する情報信号系列を記憶するパスメ
   モリ回路を備える時分割処理型のビタビ復号器において
   ；パスメモリ回路は、前記２面のＲＡＭが、所望される
   打ち切りパス長を使用するＲＡＭの入出力ビット数で割
   り算して切り上げた正数値をＮとしたとき、前記遷移状
   態数のＮ倍のアドレス数を有するものからなり；かつ、
   打ち切りパス長のビット数からなる前記情報信号系列を
   ２つのアドレスに分割して記憶させるためのアドレス信
   号を発生する手段；を備えることを特徴とするビタビ復
   号器。