JPH04421B2 - - Google Patents
Info
- Publication number
- JPH04421B2 JPH04421B2 JP58064786A JP6478683A JPH04421B2 JP H04421 B2 JPH04421 B2 JP H04421B2 JP 58064786 A JP58064786 A JP 58064786A JP 6478683 A JP6478683 A JP 6478683A JP H04421 B2 JPH04421 B2 JP H04421B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- update
- contents
- address
- cyclic shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 125000004122 cyclic group Chemical group 0.000 claims description 22
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
Description
【発明の詳細な説明】
本発明はビタービ復号器におけるメモリ更新回
路に関するものである。
路に関するものである。
デイジタル通信において、伝送誤りを減らす方
法の一つにビタービ復号器がある。ビタービ復号
器の動作については1973年３月に米国アイ・イ・
イ・イ（IEEE）より発行されたプロシーデイン
グス・オブ・ジ・アイ・イ・イ・イ
（Proceedings of the IEEE）の第61巻第３号の
第268頁〜第278頁に記載されている論文「ザ・ビ
タービ・アルゴリズム」（The Viterbi
Algorithm）に詳細に記されている。第１図は本
発明の適用されるビタービ復号器の一構成例を示
す。復号は次のようにして行われる。端子１０１
には符号語が加えられ、１符号語入力毎に１０２
により１０３から得られる候補信号を使つて枝メ
トリツクを計算する。この枝メトリツクはメトリ
ツク加算選択器１０４により１０５から得られる
各内部状態のメトリツクと加算され、ある内部状
態に至る二つの枝のうちメトリツクの大なる方が
選ばれる。この大きな方のメトリツクは再びメト
リツク記憶器１０５に貯えられる。このような手
順でメトリツク記憶器は更新される。また選ばれ
た枝は枝更新器１０６により、１０７より得られ
た過去の枝に追加され再び枝記憶器１０７に貯え
られる。枝記憶器１０７からは収束した枝が復号
出力として端子１０８に出力される。１０３，１
０５，１０７には端子１０９より内部状態のアド
レスが加えられる。また１０５，１０７には、復
号器の動作開始時に記憶器内容の初期化信号が端
子１１０より加えられる。
法の一つにビタービ復号器がある。ビタービ復号
器の動作については1973年３月に米国アイ・イ・
イ・イ（IEEE）より発行されたプロシーデイン
グス・オブ・ジ・アイ・イ・イ・イ
（Proceedings of the IEEE）の第61巻第３号の
第268頁〜第278頁に記載されている論文「ザ・ビ
タービ・アルゴリズム」（The Viterbi
Algorithm）に詳細に記されている。第１図は本
発明の適用されるビタービ復号器の一構成例を示
す。復号は次のようにして行われる。端子１０１
には符号語が加えられ、１符号語入力毎に１０２
により１０３から得られる候補信号を使つて枝メ
トリツクを計算する。この枝メトリツクはメトリ
ツク加算選択器１０４により１０５から得られる
各内部状態のメトリツクと加算され、ある内部状
態に至る二つの枝のうちメトリツクの大なる方が
選ばれる。この大きな方のメトリツクは再びメト
リツク記憶器１０５に貯えられる。このような手
順でメトリツク記憶器は更新される。また選ばれ
た枝は枝更新器１０６により、１０７より得られ
た過去の枝に追加され再び枝記憶器１０７に貯え
られる。枝記憶器１０７からは収束した枝が復号
出力として端子１０８に出力される。１０３，１
０５，１０７には端子１０９より内部状態のアド
レスが加えられる。また１０５，１０７には、復
号器の動作開始時に記憶器内容の初期化信号が端
子１１０より加えられる。
上記復号過程でのメトリツクおよび選択された
枝の記憶器の更新は、復号器の入力信号である畳
込み符号の拘束長をＬとすると旧内部状態対
｛ｉ、ｉ＋2L-2｝、ｉ＝０〜2L-2−１と、新内部状
態対｛2i、2i＋１｝、ｉ＝０〜2L-2−１の間で行わ
れる。Ｌ＝５の場合について図示すると第２図の
ようになる。例えば内部状態｛０、８｝の記憶内
容を基に内部状態｛０、１｝の記憶内容を更新す
る。ところで内部状態｛１｝は内部状態｛２、
３｝の更新にも使用される。このため内部状態
｛０、１｝の記憶内容を更新してしまうと内部状
態｛２、３｝の記憶内容の更新を正しく行うこと
ができなくなる。
枝の記憶器の更新は、復号器の入力信号である畳
込み符号の拘束長をＬとすると旧内部状態対
｛ｉ、ｉ＋2L-2｝、ｉ＝０〜2L-2−１と、新内部状
態対｛2i、2i＋１｝、ｉ＝０〜2L-2−１の間で行わ
れる。Ｌ＝５の場合について図示すると第２図の
ようになる。例えば内部状態｛０、８｝の記憶内
容を基に内部状態｛０、１｝の記憶内容を更新す
る。ところで内部状態｛１｝は内部状態｛２、
３｝の更新にも使用される。このため内部状態
｛０、１｝の記憶内容を更新してしまうと内部状
態｛２、３｝の記憶内容の更新を正しく行うこと
ができなくなる。
このような事態を避けるために従来の記憶器を
２重化し、記憶内容の更新を第１の記憶器を旧状
態とし第２の記憶器を新状態として、ある更新周
期では第１の記憶器から読出し第２の記憶器へ書
込み、次に更新周期では第２の記憶器を旧状態と
して読出し、第１の記憶器へ新状態を書込むとい
う方法をとつていた。このため、２倍の記憶器を
必要とし、回路規模が大きくなるという欠点があ
つた。ただしここでは１符号語入力に対して行う
全内部状態の更新を１更新周期と呼ぶ。
２重化し、記憶内容の更新を第１の記憶器を旧状
態とし第２の記憶器を新状態として、ある更新周
期では第１の記憶器から読出し第２の記憶器へ書
込み、次に更新周期では第２の記憶器を旧状態と
して読出し、第１の記憶器へ新状態を書込むとい
う方法をとつていた。このため、２倍の記憶器を
必要とし、回路規模が大きくなるという欠点があ
つた。ただしここでは１符号語入力に対して行う
全内部状態の更新を１更新周期と呼ぶ。
本発明の目的は従来方法によるこのような欠点
を除いた記憶器更新回路を与えるものである。
を除いた記憶器更新回路を与えるものである。
本発明はビタービ復号器のメトリツクを貯える
記憶器および選択した枝を貯える記憶器の少くと
も一方の更新に使用される。本発明による更新回
路においては更新されるべき内部状態を示すアド
レス信号はアドレス変換器に加えられる。このア
ドレス変換器は内部状態数分の巡回型シフトレジ
スタ群から成り、上記内部状態を示すアドレス信
号に対応した巡回型シフトレジスタの内容を出力
アドレスとして出力する。この出力アドレスは上
記記憶器の検索のためのアドレス信号となる。上
記記憶器の読出し出力は、別に計算された記憶更
新量とともに更新演算器に印加される。更新演算
器の出力である新記憶内容は前記記憶器へ書込ま
れる。前記アドレス変換器を構成するシフトレジ
スタ群は、１更新周期毎にそれぞれの内容を巡回
シフトされる。以上の構成により記憶器の大きさ
を従来の半分にできる新たなビタービ復号器の記
憶器更新回路を与える。上記構成要件のうち巡回
型シフトレジスタ群を反転巡回型シフトレジスタ
に置き換えた構成も可能である。ここで巡回型シ
フトレジスタとは、シフトレジスタにおいて最下
位のレジスタ値を最上位のレジスタに帰還させる
ものを指し、反転巡回型シフトレジスタとは最下
位のレジスタ値を反転すなわち“１”を“０”
に、“０”を“１”にして最上位レジスタに帰還
させるものを指すものとする。
記憶器および選択した枝を貯える記憶器の少くと
も一方の更新に使用される。本発明による更新回
路においては更新されるべき内部状態を示すアド
レス信号はアドレス変換器に加えられる。このア
ドレス変換器は内部状態数分の巡回型シフトレジ
スタ群から成り、上記内部状態を示すアドレス信
号に対応した巡回型シフトレジスタの内容を出力
アドレスとして出力する。この出力アドレスは上
記記憶器の検索のためのアドレス信号となる。上
記記憶器の読出し出力は、別に計算された記憶更
新量とともに更新演算器に印加される。更新演算
器の出力である新記憶内容は前記記憶器へ書込ま
れる。前記アドレス変換器を構成するシフトレジ
スタ群は、１更新周期毎にそれぞれの内容を巡回
シフトされる。以上の構成により記憶器の大きさ
を従来の半分にできる新たなビタービ復号器の記
憶器更新回路を与える。上記構成要件のうち巡回
型シフトレジスタ群を反転巡回型シフトレジスタ
に置き換えた構成も可能である。ここで巡回型シ
フトレジスタとは、シフトレジスタにおいて最下
位のレジスタ値を最上位のレジスタに帰還させる
ものを指し、反転巡回型シフトレジスタとは最下
位のレジスタ値を反転すなわち“１”を“０”
に、“０”を“１”にして最上位レジスタに帰還
させるものを指すものとする。
第３図は本発明による第１の実施例を示す。ア
ドレス変換器３０１は2L-1個（Ｌは畳込み符号の
拘束長）の巡回型シフトレジスタR0〜R2L-1から
成る。アドレス変換器３０１には端子３０２から
初期化信号が印加され、復号器が動作を開始する
時点で巡回型シフトレジスタR0〜R2L-1に初期値
０〜2L-1が与えられる。端子３０３にはシフト信
号が、１更新周期毎に印加され、各レジスタの内
容は巡回シフトされる。端子３０４には更新すべ
き内容状態がアドレスとして入力され、端子３０
５には変換されたアドレスが出力される。記憶器
３０６は変換されたアドレスの内容を読出し、更
新演算器３０７に伝える。更新演算器３０７には
端子３０８から記憶更新量が加えられ、更新され
た新記憶内容は再び記憶器３０６に戻され貯えら
れる。
ドレス変換器３０１は2L-1個（Ｌは畳込み符号の
拘束長）の巡回型シフトレジスタR0〜R2L-1から
成る。アドレス変換器３０１には端子３０２から
初期化信号が印加され、復号器が動作を開始する
時点で巡回型シフトレジスタR0〜R2L-1に初期値
０〜2L-1が与えられる。端子３０３にはシフト信
号が、１更新周期毎に印加され、各レジスタの内
容は巡回シフトされる。端子３０４には更新すべ
き内容状態がアドレスとして入力され、端子３０
５には変換されたアドレスが出力される。記憶器
３０６は変換されたアドレスの内容を読出し、更
新演算器３０７に伝える。更新演算器３０７には
端子３０８から記憶更新量が加えられ、更新され
た新記憶内容は再び記憶器３０６に戻され貯えら
れる。
この記憶器更新回路は第１図において１０４，
１０５から成るメトリツク記憶器更新回路または
１０６，１０７から成る枝記憶器更新回路に適用
される。
１０５から成るメトリツク記憶器更新回路または
１０６，１０７から成る枝記憶器更新回路に適用
される。
第３図の更新回路の動作を説明するにあたり、
今、ビタービ復号器が動作を開始するとする。ま
ず端子３０２には初期化信号が加えられる。これ
は端子１０１の信号と同一のものである。この信
号により記憶器３０６の内容は初期化（通常は
“０”）されるとともに、アドレス変換器３０１に
も加えられ、巡回型シフトレジスタR0〜R2L-1を
初期化する。R0〜R2L-1の初期値は、全てのレジ
スタ値が互いに異るような値に設定される。レジ
スタ値の一例としてR0〜R2L-1の内容をそれぞれ
０〜2L-1に設定するとする。
今、ビタービ復号器が動作を開始するとする。ま
ず端子３０２には初期化信号が加えられる。これ
は端子１０１の信号と同一のものである。この信
号により記憶器３０６の内容は初期化（通常は
“０”）されるとともに、アドレス変換器３０１に
も加えられ、巡回型シフトレジスタR0〜R2L-1を
初期化する。R0〜R2L-1の初期値は、全てのレジ
スタ値が互いに異るような値に設定される。レジ
スタ値の一例としてR0〜R2L-1の内容をそれぞれ
０〜2L-1に設定するとする。
ビタービ復号器の復号動作には2L-1個の内部状
態に関する更新を１更新周期として行われる。し
たがつて第３図では更新の開始に先立ち、まず端
子３０３にシフト信号が加えられ、レジスタR0
〜R2L-1の内容はそれぞれ巡回シフトされる。こ
の様子を、Ｌ＝５の場合について第４図に示す。
第４図には巡回シフト前と後のレジスタの内容を
“０”、“１”のビツトパターンで示している。レ
ジスタ値（０、０、０、０）は（０、０、０、
０）に、（０、０、０、１）は（１、０、０、０）
に変化していく。このレジスタ値の変化を特定の
内部状態のレジスタ、例えばR1について見れば、
（０、０、０、１）を初期値として→（１、０、
０、０）→（０、１、０、０）→（０、０、１、
０）→（０、０、０、１）と変化する。
態に関する更新を１更新周期として行われる。し
たがつて第３図では更新の開始に先立ち、まず端
子３０３にシフト信号が加えられ、レジスタR0
〜R2L-1の内容はそれぞれ巡回シフトされる。こ
の様子を、Ｌ＝５の場合について第４図に示す。
第４図には巡回シフト前と後のレジスタの内容を
“０”、“１”のビツトパターンで示している。レ
ジスタ値（０、０、０、０）は（０、０、０、
０）に、（０、０、０、１）は（１、０、０、０）
に変化していく。このレジスタ値の変化を特定の
内部状態のレジスタ、例えばR1について見れば、
（０、０、０、１）を初期値として→（１、０、
０、０）→（０、１、０、０）→（０、０、１、
０）→（０、０、０、１）と変化する。
次に更新に移る。端子３０４には更新すべき内
部状態のアドレス０〜2L-1が印加される。内部状
態０および１の記憶内容を更新する場合を考える
と、印加された内部状態｛０、１｝に対応してそ
れぞれ巡回型シフトレジスタR0，R1の内容（０、
０、０、０）、（１、０、０、０）が端子３０５に
出力される。記憶器３０６からはアドレス（０、
０、０、０）およびアドレス（１、０、０、０）
の内容が読出される。この読出された内容は端子
３０８の更新量とともに更新演算器３０７に加え
られ、その出力には更新された量が得られる。こ
の更新された量は再び記憶器３０６のアドレス
（０、０、０、０）および（１、０、０、０）に
書込まれる。
部状態のアドレス０〜2L-1が印加される。内部状
態０および１の記憶内容を更新する場合を考える
と、印加された内部状態｛０、１｝に対応してそ
れぞれ巡回型シフトレジスタR0，R1の内容（０、
０、０、０）、（１、０、０、０）が端子３０５に
出力される。記憶器３０６からはアドレス（０、
０、０、０）およびアドレス（１、０、０、０）
の内容が読出される。この読出された内容は端子
３０８の更新量とともに更新演算器３０７に加え
られ、その出力には更新された量が得られる。こ
の更新された量は再び記憶器３０６のアドレス
（０、０、０、０）および（１、０、０、０）に
書込まれる。
以上の動作により、内部状態｛０、１｝に対す
る記憶器の更新はアドレス（０、０、０、０）お
よび（１、０、０、０）即ち内部状態｛０、８｝
の記憶器内容を基に更新された内容がアドレス
（０、０、０、０）および（１、０、０、０）に
書込まれる。第２図で言えば内部状態｛０、８｝
から読出し、内部状態｛０、８｝に書込むことに
なり、この内部状態｛０、８｝は他の内部状態の
更新に利用されることは無いために引続き他の状
態の更新を行うことができる。
る記憶器の更新はアドレス（０、０、０、０）お
よび（１、０、０、０）即ち内部状態｛０、８｝
の記憶器内容を基に更新された内容がアドレス
（０、０、０、０）および（１、０、０、０）に
書込まれる。第２図で言えば内部状態｛０、８｝
から読出し、内部状態｛０、８｝に書込むことに
なり、この内部状態｛０、８｝は他の内部状態の
更新に利用されることは無いために引続き他の状
態の更新を行うことができる。
内部状態０〜15を全て更新し終ると、次の更新
周期に入る。更新に先立ち、アドレス変換器のそ
れぞれの巡回型シフトレジスタR0〜R2L-1の巡回
シフトを行う。この結果内部状態｛０、１｝のレ
ジスタR0，R1の内容はそれぞれ（０、０、０、
０）、（０、１、０、０）になり、記憶アドレス
（０、０、０、０）、（０、１、０、０）に対して
内部状態｛０、１｝の更新を行うことになる。ア
ドレス（０、０、０、０）および（０、１、０、
０）には前回の更新において内部状態｛０、８｝
の更新結果が書込まれているため、今回の更新も
内部状態｛０、８｝を基に行われる。
周期に入る。更新に先立ち、アドレス変換器のそ
れぞれの巡回型シフトレジスタR0〜R2L-1の巡回
シフトを行う。この結果内部状態｛０、１｝のレ
ジスタR0，R1の内容はそれぞれ（０、０、０、
０）、（０、１、０、０）になり、記憶アドレス
（０、０、０、０）、（０、１、０、０）に対して
内部状態｛０、１｝の更新を行うことになる。ア
ドレス（０、０、０、０）および（０、１、０、
０）には前回の更新において内部状態｛０、８｝
の更新結果が書込まれているため、今回の更新も
内部状態｛０、８｝を基に行われる。
第３図における更新演算器３０７は、メトリツ
ク記憶器の更新の場合メトリツク加算選択器１０
４に相当し例えば第５図に示すように実現され
る。端子３０８へ加えられた取り得る２つの枝メ
トリツクは加算器５０１，５０２および５０３，
５０４へ加えられる。記憶器３０６より読出され
た２つの内部状態におけるメトリツクは加算器５
０１，５０３および５０２，５０４の他の入力端
子に加えられる。加算器５０１，５０２の出力は
大小比較器５０５に加えられ、大小を比較されて
例えば大きい方を出力する。加算器５０３，５０
４の出力は大小比較器５０６に加えられ、大小を
比較されて、５０５と同様に例えば大きい方を出
力する。大小比較器５０５，５０６の出力は記憶
器３０６へ更新された信号として出力される。ま
た大小比較器からは、選ばれた枝を示す信号が端
子５０７に出力される。
ク記憶器の更新の場合メトリツク加算選択器１０
４に相当し例えば第５図に示すように実現され
る。端子３０８へ加えられた取り得る２つの枝メ
トリツクは加算器５０１，５０２および５０３，
５０４へ加えられる。記憶器３０６より読出され
た２つの内部状態におけるメトリツクは加算器５
０１，５０３および５０２，５０４の他の入力端
子に加えられる。加算器５０１，５０２の出力は
大小比較器５０５に加えられ、大小を比較されて
例えば大きい方を出力する。加算器５０３，５０
４の出力は大小比較器５０６に加えられ、大小を
比較されて、５０５と同様に例えば大きい方を出
力する。大小比較器５０５，５０６の出力は記憶
器３０６へ更新された信号として出力される。ま
た大小比較器からは、選ばれた枝を示す信号が端
子５０７に出力される。
第３図における更新演算器３０７は、枝記憶器
の更新の場合には、枝更新器１０６に相当し、例
えば第６図に示すように実現される。端子３０８
にはメトリツク加算選択器１０４により選択され
た枝が加えられる。この枝は第５図の端子５０７
より得られるものであり、更新される内容状態対
に対して選ばれた選択枝の対が加えられる。この
選択された枝はレジスタ６０１，６０２に貯えら
れる。選択された枝の信号はスイツチ６０３，６
０４にも加えられる。スイツチ６０３，６０４は
選択枝に基き、記憶器３０６より読出された２つ
の内部状態における過去の選択枝のいずれかを選
択し、レジスタ６０５，６０６に出力する。レジ
スタ６０１，６０５および６０２，６０６はそれ
ぞれ右側へ１ビツトシフトされ、６０１の内容は
６０５の左端へ、６０２の内容は６０６の左側へ
書込まれる。レジスタ６０５，６０６の内容は新
しい枝記憶内容として記憶器３０６へ出力され
る。
の更新の場合には、枝更新器１０６に相当し、例
えば第６図に示すように実現される。端子３０８
にはメトリツク加算選択器１０４により選択され
た枝が加えられる。この枝は第５図の端子５０７
より得られるものであり、更新される内容状態対
に対して選ばれた選択枝の対が加えられる。この
選択された枝はレジスタ６０１，６０２に貯えら
れる。選択された枝の信号はスイツチ６０３，６
０４にも加えられる。スイツチ６０３，６０４は
選択枝に基き、記憶器３０６より読出された２つ
の内部状態における過去の選択枝のいずれかを選
択し、レジスタ６０５，６０６に出力する。レジ
スタ６０１，６０５および６０２，６０６はそれ
ぞれ右側へ１ビツトシフトされ、６０１の内容は
６０５の左端へ、６０２の内容は６０６の左側へ
書込まれる。レジスタ６０５，６０６の内容は新
しい枝記憶内容として記憶器３０６へ出力され
る。
第７図は本発明による第２の実施例を示す。本
実施例におけるアドレス変換器７０１は、2L-1個
の巡回型シフトレジスタの帰還路に反転器I0〜
I2L-1を付加したものから成る。巡回シフトの際
に最右端から最左端へ帰還される信号は反転器I0
〜I2L-1により反転すなわち“０”→“１”に、
“１”→“０”に変換される。この結果シフト前
後のレジスタ値は第８図に示すようになる。
実施例におけるアドレス変換器７０１は、2L-1個
の巡回型シフトレジスタの帰還路に反転器I0〜
I2L-1を付加したものから成る。巡回シフトの際
に最右端から最左端へ帰還される信号は反転器I0
〜I2L-1により反転すなわち“０”→“１”に、
“１”→“０”に変換される。この結果シフト前
後のレジスタ値は第８図に示すようになる。
以上詳細に説明したように本発明による記憶器
更新回路は、記憶器を２重化することなく更新操
作を可能にするもので、ビタービ復号器に適用し
て回路規模の縮小に大きな効果を生ずる。
更新回路は、記憶器を２重化することなく更新操
作を可能にするもので、ビタービ復号器に適用し
て回路規模の縮小に大きな効果を生ずる。
第１図はビタービ復号器の一般的な構成を示す
図、第２図はビタービ復号器の記憶器の更新の様
子を示す図、第３図は本発明による第１の実施例
を示す図、第４図は第１の実施例における巡回型
シフトレジスタの値の変化を示す図、第５図はメ
トリツク記憶器の更新演算器の１例を示す図、第
６図は枝記憶器の更新演算器の１例を示す図、第
７図は本発明による第２の実施例を示す図、第８
図は第２の実施例における反転巡回型シフトレジ
スタの値の変化を示す図である。 図中３０１，７０１はアドレス変換器を、３０
２は初期化信号入力端子を、３０３はシフト信号
入力端子を、３０４はアドレス入力端子を、３０
５は変換されたアドレス出力端子を、３０６は記
憶器を、３０７は更新演算器を、３０８は記憶更
新量入力端子をそれぞれ示す。
図、第２図はビタービ復号器の記憶器の更新の様
子を示す図、第３図は本発明による第１の実施例
を示す図、第４図は第１の実施例における巡回型
シフトレジスタの値の変化を示す図、第５図はメ
トリツク記憶器の更新演算器の１例を示す図、第
６図は枝記憶器の更新演算器の１例を示す図、第
７図は本発明による第２の実施例を示す図、第８
図は第２の実施例における反転巡回型シフトレジ
スタの値の変化を示す図である。 図中３０１，７０１はアドレス変換器を、３０
２は初期化信号入力端子を、３０３はシフト信号
入力端子を、３０４はアドレス入力端子を、３０
５は変換されたアドレス出力端子を、３０６は記
憶器を、３０７は更新演算器を、３０８は記憶更
新量入力端子をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ ビタービ復号器のメトリツクを貯える記憶器
および選択した枝を貯える記憶器の少くとも一方
の更新に使用され、内部状態数分の巡回型シフト
レジスタ群から成り更新すべき内部状態を入力ア
ドレスとして入力アドレスに対応する巡回型シフ
トレジスタの内容を出力アドレスとするアドレス
変換器と、この出力アドレスにより検索される前
記記憶器と、読出された記憶内容と別に計算され
た記憶更新量を入力として新記憶内容を出力する
更新演算器とから成り、新記憶内容を前記記憶器
への書込み信号とし、１更新周期毎に前記巡回型
シフトレジスタ郡の内容を巡回シフトさせること
を特徴とするビタービ復号器の記憶器更新回路。 ２ ビタービ復号器のメトリツクを貯える記憶器
および選択した枝を貯える記憶器の少くとも一方
の更新に使用され、内部状態数の反転巡回型シフ
トレジスタ群から成り更新すべき内部状態を入力
アドレスとして入力アドレスに対応する反転巡回
型シフトレジスタの内容を出力アドレスとするア
ドレス変換器と、この出力アドレスにより検索さ
れる前記記憶器と、読出された記憶内容と別に計
算された記憶更新量を入力として新記憶内容を出
力する更新演算器とからなり、新記憶内容を前記
記憶器への書込み信号とし、１更新周期毎に前記
反転巡回型シフトレジスタ郡の内容を反転巡回シ
フトすることを特徴とするビタービ復号器の記憶
器更新回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064786A JPS59190751A (ja) | 1983-04-13 | 1983-04-13 | ビタ−ビ復号器の記憶器更新回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58064786A JPS59190751A (ja) | 1983-04-13 | 1983-04-13 | ビタ−ビ復号器の記憶器更新回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59190751A JPS59190751A (ja) | 1984-10-29 |
| JPH04421B2 true JPH04421B2 (ja) | 1992-01-07 |
Family
ID=13268255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58064786A Granted JPS59190751A (ja) | 1983-04-13 | 1983-04-13 | ビタ−ビ復号器の記憶器更新回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59190751A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60183824A (ja) * | 1984-03-02 | 1985-09-19 | Toshiba Corp | ビタビ復号回路 |
| JPS6162235A (ja) * | 1984-09-04 | 1986-03-31 | Toshiba Corp | ビタビ復号法 |
| JPS62114334A (ja) * | 1985-11-14 | 1987-05-26 | Fujitsu Ltd | シ−ケンシヤル復号器 |
| US5291457A (en) * | 1992-02-20 | 1994-03-01 | Vlsi Technology, Inc. | Sequentially accessible non-volatile circuit for storing data |
-
1983
- 1983-04-13 JP JP58064786A patent/JPS59190751A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59190751A (ja) | 1984-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5715470A (en) | Arithmetic apparatus for carrying out viterbi decoding at a high speed | |
| EP0234558B1 (en) | Path trace viterbi decoder | |
| KR100187964B1 (ko) | 비터비 복호방법 및 비터비 복호장치 | |
| KR100426712B1 (ko) | 비터비 복호기 | |
| US5559837A (en) | Efficient utilization of present state/next state registers | |
| JP2996615B2 (ja) | ビタビ復号装置及びその方法 | |
| KR940004982A (ko) | 비터비 복호기의 경로 기억 장치 | |
| US5619514A (en) | In-place present state/next state registers | |
| US6442729B1 (en) | Convolution code generator and digital signal processor which includes the same | |
| US5878060A (en) | Viterbi decoding apparatus and viterbe decoding method | |
| JPH04421B2 (ja) | ||
| US6125153A (en) | Data processor and data processing method | |
| JP2904271B2 (ja) | ビタビ復号器用パスメモリユニットおよび復号方法 | |
| KR20040031323A (ko) | 비터비 복호기의 경로 메트릭 저장 장치 및 방법 | |
| JPH0722969A (ja) | 演算装置 | |
| KR100277467B1 (ko) | 비터비 디코더 | |
| JPH0361375B2 (ja) | ||
| JPH0361377B2 (ja) | ||
| JP2000196468A (ja) | ビタビ復号化装置およびビタビ復号化方法 | |
| JPS5919455A (ja) | ビタビ復号器の最適パス判定回路 | |
| KR100223925B1 (ko) | 비터비 디코딩장치 | |
| JP2571384B2 (ja) | シ−ケンシャル復号器 | |
| JPH04170227A (ja) | ビタビ復号器 | |
| JPH0537402A (ja) | ビタビ復号器 | |
| JPS63126325A (ja) | シ−ケンシヤル復号器 |