JP2571384B2

JP2571384B2 - シ−ケンシャル復号器

Info

Publication number: JP2571384B2
Application number: JP62133328A
Authority: JP
Inventors: 金保下田; 祐三揚野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-05-30
Filing date: 1987-05-30
Publication date: 1997-01-16
Anticipated expiration: 2012-01-16
Also published as: JPS63300632A

Description

【発明の詳細な説明】〔概要〕畳込み符号をファノ・アルゴリズムにより復号するシ
ーケンシャル復号器（逐次復号器）に於いて、シンボル
メモリから読出した受信シンボルをシフトレジスタに加
え、そのシフトレジスタの所定段の出力の受信シンボル
を、パス探索の前後進に対応してセレクタで選択して、
パスメトリック演算が完了するまで保持し、そのパスメ
トリック演算とシンボルメモリからの受信シンボルの読
出しとを同時的に実行するもので、復号処理時間の短縮
を図ることができる。

〔産業上の利用分野〕

本発明は、畳込み符号をファノ・アルゴリズムにより
復号するシーケンシャル復号器に関するものである。

畳込み符号（convolutional code）を復号する方法
は、閾値復号法、最尤復号法、シーケンシャル復号法
（sequential decoding）（逐次復号法）に大別するこ
とができる。ファノ・アルゴリズムは、シーケンシャル
復号法の復号アルゴリズムの中心的なものであり、樹枝
状符号の中の一つのパスと受信系列とのパス値を計算
し、そのパス値が或る閾値以上の場合に情報ビットを復
号し、パス値が或る値を切った場合は、誤りパスに入っ
たものとして、正しいパスを探索し、正しい情報ビット
を復号するアルゴリズムである。このファノ・アルゴリ
ズムを用いたシーケンシャル復号器に於いて、復号処理
の高速化が要望されている。

〔従来の技術〕

従来例のシーケンシャル復号器は、例えば、第４図に
示す構成を有するものであり、51は受信シンボルを記憶
するシンボルメモリ、52は前方ブランチメトリック演算
部、53は後方ブランチメトリック演算部、54,55は加算
部、56はパス判定部、57はポインタ、58は復号ビットメ
モリである、前方及び後方ブランチメトリック演算部5
2,53と加算部54,55とによりパスメトリック演算部が構
成されることになる。

受信シンボルは順次シンボルメモリ51に書込まれ、ポ
インタ57によって指示されるアドレスから受信シンボル
が読出される。このシンボルメモリ51から読出された前
方シンボルと後方シンボルとは、それぞれ前方ブランチ
メトリック演算部52と後方ブランチメトリック演算部53
とに加えられて、前方ブランチメトリックと後方ブラン
チメトリックとが出力されて、それぞれ加算部54,55に
加えられ、前回のパスメトリックと加算されて、今回の
前方パスメトリックと後方パスメトリックとが出力さ
れ、パス判定部56に加えられる。

パス判定部56に於いては、前方パスメトリックと後方
パスメトリックとを用いてパス判定を行うものであり、
正しいパスと判定されると、パス判定部56内の局部符号
器を構成するメモリの内容が復号ビットメモリ58に転送
され、その時の前方パスメトリックが次回のパスメトリ
ックとして出力される。又ポインタ57の内容が＋１され
て、その内容に従ったアドレスの受信シンボルがシンボ
ルメモリ51から読出される。

又前方パスメトリックが閾値を切る場合は、誤ったパ
スと判定され、後進によるパス探索に移行し、復号ビッ
トメモリ58から先の復号ビットを含めて符号の拘束長分
のビットがパス判定部56の局部符号器に戻され、又ポイ
ンタ57の内容が減算されて、シンボルメモリ51から前回
読出された受信シンボルの前の受信シンボルの読出しが
行われ、それに基づいたパス判定が行われる。即ち、パ
ス判定の結果に従ってシンボルメモリ51からの受信シン
ボルの読出制御が行われる。

第５図はファノ・アルゴリズムの説明図であって、前
回のパスメトリックと今回のブランチメトリックとを加
算して、今回のパスメトリックとし、このパスメトリッ
クと閾値とを比較するものであり、（１）点のパスメト
リックと閾値D₀とが比較され、（２）点，（３）点のパ
スメトリックと、最初の閾値D₀より大きくした閾値2D₀
と比較され、（４）点のパスメトリックと、更に閾値を
上げた閾値3D₀と比較され、（５）点，（６）点，
（７）点のパスメトリックと閾値を上げた閾値4D₀と比
較される。前述の（１）〜（７）点では、何れもパスメ
トリックが閾値を切らない場合であり、従って、前進に
よるパス探索が行われ、これまでのパスは正しいと判定
されて、復号ビットメモリ58にパスの経歴として書込ま
れる。

次の（８）点では、パスメトリックが前の（７）点に
於ける閾値4D₀を切ることになるから、後進によるパス
探索が行われる。即ち、復号ビットメモリ58に書込まれ
た（７）点のパスの経歴を含む符号の拘束長分のパスの
経歴を用いて、閾値4D₀を切らない他のパスが存在する
か否か判定する。他のパスが存在しない場合は、（７）
点までのパスは誤りと判定し、更に前の（６）点のパス
の経歴を含む符号の拘束長分のパスの経歴を用いて、閾
値4D₀を切らない他のパスが存在するか否かを判定す
る。この時、（11）点が閾値4D₀を切らない他のパスと
なる場合は、それを正しいパスとして、後進によるパス
の探索から前進によるパスの探索に切替える。そして、
次の（12）点に於ける判定処理が行われる。

又（11）点のような閾値4D₀を切らない他のパスが存
在しない場合、或いは、（12）点がなく、（11）点の次
の（13）点が閾値4D₀を切る場合は、更に前の（５）点
のパスの経歴を含む符号の拘束長分のパスの経歴を用い
て、閾値4D₀を切らないパスが存在するか否か判定す
る。そして、（14）点も閾値4D₀を切る場合、（５）点
からのパスが総て閾値4D₀を切るから、閾値を3D₀に下げ
てパスの探索を行うことになる。それによって、（14）
点は閾値3D₀を切らないが、その先の（15）点は閾値3D₀
を切るから、（14）点を通るパスは正しいパスではない
と判定される。

従って、（７）点から（８）点のパスは、閾値3D₀を
切らないので、今度は正しいパスと判定されるが、次の
（９）点では閾値3D₀を切るので、誤りパスと判定され
る。そこで、前述の後進によるパス探索が行われ、閾値
3D₀を切らないようなパスが存在しないと、更に閾値を
下げて2D₀とする。この閾値2D₀を用いると、（９）点ま
でのパスも正しいと判定され、前進によるパスの探索が
継続され、（10）点も閾値2D₀を切らないから、正しい
パスと判定される。

〔発明が解決しようとする問題点〕

前述のように、従来のシーケンシャル復号器に於いて
は、シンボルメモリ51から次に処理する前方シンボルと
後方シンボルとの２回の読出しを行い、その前方シンボ
ル及び後方シンボルを用いてパスメトリックの演算が開
始され、その演算結果に基づいてパス判定が行われる。
即ち、シンボルメモリ51から２回の読出しを行う必要が
あると共に、そのシンボルメモリ51のアクセス時間が、
復号処理時間に比較して無視できないような大きさであ
るから、復号処理の高速化を図ることが容易でなかっ
た。

本発明は、シンボルメモリ51から次に処理される可能
性のある受信シンボルを予め読出しておくことにより、
復号処理の高速化を図ることを目的とするものである。

〔問題点を解決するための手段〕

本発明のシーケンシャル復号器は、シンボルメモリか
ら読出した受信シンボルをシフトレジスタに加え、この
シフトレジスタから選択した受信シンボルを用いてパス
メトリックの演算を行わせるものであり、第１図を参照
して説明する。

受信シンボルを記憶するシンボルメモリ１と、このシ
ンボルメモリ１から読出された受信シンボルが加えら
れ、シフト方向がパス探索の前後進に対応して制御され
る可逆シフトレジスタ２と、パス探索の前進時は、その
前進時のシフト方向に対応した可逆シフトレジスタ２の
初段側から各受信シンボルを前方シンボルと後方シンボ
ルとして選択出力し、パス探索の後進時は、その後進時
のシフト方向に対応した可逆シフトレジスタ２の初段側
からの各受信シンボルを前方シンボルと後方シンボルと
して選択出力するように制御されるセレクタ３と、この
セレクタ３から出力された前方シンボルと後方シンボル
とを、パスメトリック演算が完了するまで保持するフリ
ップフロップ４と、このフリップフロップ４の出力を用
いてパスメトリックを演算するパスメトリック演算部
と、このパスメトリック演算部の出力を用いてパス判定
により復号するパス判定部とを備えており、パスメトリ
ック演算部とパス判定部とは図示を省略している。

〔作用〕

シンボルメモリ１は、パス判定部によるパス判定結果
に応じて制御されるポインタの内容に従って受信シンボ
ルの読出制御が行われ、読出された受信シンボルは、パ
ス探索の前進時はシフトレジスタ２の一端に加えられ、
後進時はシフトレジスタ２の他端に加えられて、パス探
索の前後進に対応してシフト方向制御が行われ、所定段
の出力の受信シンボルがセレクタ３に加えられる。この
セレクタ３も前進又は後進によるパス探索に対応して選
択制御が行われ、その出力の受信シンボルはフリップフ
ロップ４に保持されてパスメトリック演算部へ加えられ
る。

シフトレジスタ２及びセレクタ３は、シンボルメモリ
１に比較して高速動作が可能であるから、パスメトリッ
ク演算が完了して次の受信シンボルをシンボルメモリ１
から読出す代わりに、先に読出してシフトレジスタ２に
蓄積しておいた受信シンボルを選択出力することによ
り、フリップフロップ４を介して直ちにパスメトリック
演算部へ加えることが可能となる。従って、シンボルメ
モリ１からの受信シンボルの読出しと、パスメトリック
の演算とを並行して行うことができるから、復号処理を
高速化できることになる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説
明する。

第２図は本発明の一実施例の要部ブロック図であり、
11a,11bはシンボルメモリ、12はシフトレジスタ、13〜1
6はセレクタ、17,18はフリップフロップ、19はポイン
タ、20は遅延回路、21はパスメトリック演算部、22はパ
ス判定部であり、図１とは、シンボルメモリ11a,11bが
シンボルメモリ１、シフトレジスタ12がシフトレジスタ
２、セレクタ13〜16がセレクタ３、フリップフロップ1
7,18がフリップフロップ４にそれぞれ対応する。又ａ〜
ｄはセレクタ信号、ｅは前回のパスメトリック、f,gは
前方及び後方シンボル、h,iは前方及び後方パスメトリ
ックである。

受信シンボルは、一方のシンボルメモリ11aに直接入
力され、他方のシンボルメモリ11bに遅延回路20を介し
て入力される。遅延回路20は、シフトレジスタ12の段数
より１少ない数のクロック分の遅延時間を有するもので
あって、シフトレジスタ12の段数が４段の場合は、３ク
ロック分の遅延時間を有するものである。従って、受信
シンボルを順次同一アドレス信号を用いてシンボルメモ
リ11a,11bに書込んでも、一方のシンボルメモリ11aに対
して他方のシンボルメモリ11bには、３クロック分ずれ
たアドレスに書込まれることになる。

又制御信号ａは、ポインタ19を制御する信号であっ
て、パス判定結果、前進によるパス探索が行われる場合
は、ポインタ19の内容を＋１し、後進によるパス探索が
行われる場合は、−１する制御を行うものであり、この
ポインタ19の内容によってシンボルメモリ11a,11bの読
出しが制御される。

又制御信号ｂは、シフトレジスタ12のシフト方向制御
を行うものであって、前進によるパス探索が行われる場
合は、シンボルメモリ11aから読出された受信シンボル
を順次シフトできる方向（（ｄ）→（ｃ）→（ｂ）→
（ａ））にシフトし、後進によるパス探索が行われる場
合は、シンボルメモリ11bから読出された受信シンボル
を順次シフトできる方向（（ａ）→（ｂ）→（ｃ）→
（ｄ））にシフトする制御を行うものである。

又制御信号ｃは、セレクタ13,14を制御する信号であ
って、前進によるパス探索が行われる場合、シフトレジ
スタ12のシンボルメモリ11a側の出力段（ｄ），（ｃ）
からの受信シンボルを選択出力させ、後進によるパス選
択が行われる場合、シフトレジスタ12のシンボルメモリ
11b側の出力段（ｂ），（ａ）からの受信シンボルを選
択出力させるように、セレクタ13,14を制御するもので
ある。

又制御信号ｄは、セレクタ15,16を制御する信号であ
って、ポインタ19の内容を更新する場合は、セレクタ1
3,14の出力の受信シンボルをそれぞれ選択させ、ポイン
タ19の内容を更新しない場合は、シフトレジスタ12の出
力段（ｃ），（ｂ）からの受信シンボルを選択させるよ
うに、セレクタ15,16を制御するものである。

シフトレジスタ12の出力段（ａ）〜（ｄ）の受信シン
ボルがＡ〜Ｄで、前進によるパス探索を行っている時、
制御信号ｃに従ってセレクタ13から受信シンボルＤが前
方シンボルとして選択出力され、セレクタ14から受信シ
ンボルＣが後方シンボルとして選択出力され、前方シン
ボルと後方シンボルとは、制御信号ｄに従ってセレクタ
15,16から選択出力されてフリップフロップ17,18に加え
られる。フリップフロップ17,18から前方シンボルｆを
後方シンボルｇとがパスメトリック演算部21に加えら
れ、前回のパスメトリックｅを用いて前方パスメトリッ
クｈと後方パスメトリックｉとが算出されて、パス判定
部22に加えられる。

パスメトリック演算部21に於ける演算中に、前進によ
るパス探索中であることから、ポインタ19の内容は＋１
される。そして、その内容に従ってシンボルメモリ11a,
11bから次の受信シンボルＥが読出され、又制御信号ｂ
に従ってシフトレジスタ12のシフトが行われるので、出
力段（ａ）〜（ｄ）の受信シンボルはＢ〜Ｅとなる。

又制御信号ｃに従ってセレクタ13からシフトレジスタ
12の出力段（ｄ）の受信シンボルＥが選択出力され、セ
レクタ14からシフトレジスタ12の出力段（ｃ）の受信シ
ンボルＤが選択出力され、制御信号ｄに従ってセレクタ
15,16からそれぞれ選択出力されて、フリップフロップ1
7,18に加えられ、受信シンボルC,Dを用いたパスメトリ
ックの演算が終了すると、フリップフロップ17,18にそ
れぞれ受信シンボルE,Dがセットされる。

即ち、パスメトリック演算部21に於けるパスメトリッ
クの演算終了と同時的に、次に処理すべき受信シンボル
がフリップフロップ17,18にセットされていることにな
るから、シンボルメモリ11a,11bから受信シンボルを読
出した後に、その受信シンボルについてパスメトリック
演算を行う場合に比較して、著しく高速化できることに
なる。

又受信シンボルＥを前方シンボルとした時に、正しい
パスと判定されないで、後進によるパス探索に移行した
とすると、ポインタ19の内容の更新は一時停止され、そ
の時の制御信号ｄによってセレクタ15からシフトレジス
タ12の出力段（ｃ）の受信シンボルＤを前方シンボルと
して選択出力し、セレクタからシフトレジスタ12の出力
段（ｂ）の受信シンボルＣを後方シンボルとして選択出
力して、それぞれフリップフロップ17,18に加えられ
る。従って、前進によるパス探索から後進によるパス探
索に移行した時にも、セレクタ15,16の制御によって、
次のパスメトリックの演算を開始することが可能とな
る。

更に後進によるパス探索を行う場合は、ポインタ19の
内容が−１され、その内容に従ってシンボルメモリ11a
から受信シンボルＤが読出され、シンボルメモリ11bか
ら受信シンボルＡが読出される（シンボルメモリ11a,11
bの同一アドレスに３シンボル分ずれた受信シンボルが
蓄積されている）。又シフトレジスタ12は制御信号ｂに
従ってシンボルメモリ11bからの受信シンボルＡをシフ
トして蓄積することになり、シフトレジスタ12の出力段
（ａ）〜（ｄ）は最初の通りの受信シンボルＡ〜Ｄとな
る。そして、セレクタ13によりシフトレジスタ12の出力
段（ｂ）の受信シンボルＢが選択出力され、セレクタ４
によりシフトレジスタ12の出力段（ａ）の受信シンボル
Ａが選択出力される。従って、前方シンボルはＣからＢ
に更新され、方向シンボルはＢからＡに更新される。

即ち、セレクタ13〜16により、前進によるパス探索時
は、シフトレジスタ12のシフト方向の初段側の各受信シ
ンボル（D,C）が前方シンボルと後方シンボルとして選
択出力される。その場合に、ポインタ19が更新されない
時は、受信シンボル（C,B）が前方シンボルと後方シン
ボルとして選択出力される。又後進によるパス探索時
は、シフトレジスタ12のシフト方向の初段側の各受信シ
ンボル（A,B）が前方シンボルと後方シンボルとして選
択出力される。その場合に、ポインタ19が更新されない
時は、受信シンボル（C,D）が前方シンボルと後方シン
ボルとして選択出力される。そして、前方シンボルと後
方シンボルとはフリップフロップ17,18によりパスメト
リック演算が完了するまで保持される。

第３図は本発明の他の実施例の要部ブロック図であ
り、31はシンボルメモリ、32はシフトレジスタ、33〜36
はセレクタ、37,38はフリップフロップ、39はポイン
タ、40はオフセット回路、41はパスメトリック演算部、
42はセレクタ、ａ〜ｄは制御信号である。この制御信号
ａ〜ｄは、前述の実施例に於ける制御信号ａ〜ｄと同様
のものである。

この実施例は、１個のシンボルメモリ31を用いた場合
を示し、前進によるパス探索時は、制御信号ｃによりセ
レクタ42を介してポインタ39の内容をアドレスとしてシ
ンボルメモリ31のアクセスが行われ、後進によるパス探
索時は、制御信号ｃによりセレクタ42を介してオフセッ
ト回路40によって３クロック分遅延されたポインタ39の
内容がアドレスとしてシンボルメモリ31に加えられる。
この場合のオフセット回路40のオフセット量は、前述の
実施例の遅延回路20と同様に、シフトレジスタ32の段数
に対応して選定される。

前進によるパス探索時、フリップフロップ37,38にセ
ットされた受信シンボルを用いてパスメトリック演算部
41に於いてパスメトリックが演算され、その演算中にポ
インタ39の内容が＋１され、その内容がセレクタ42を介
してシンボルメモリ31の読出アドレスとなり、受信シン
ボルが読出されてシフトレジスタ32の両端子に入力され
る。その時のセレクタ信号ｂにより、受信シンボルはシ
フトレジスタ32の出力段（ｄ）側から出力段（ａ）側に
シフトさせるから、出力段（ａ）〜（ｄ）の受信シンボ
ルがＡ〜Ｄの時に、シンボルメモリ31から受信シンボル
Ｅが読出されると、出力段（ａ）〜（ｄ）の受信シンボ
ルはＢ〜Ｅとなる。

そして、制御信号ｃによってセレクタ33からシフトレ
ジスタ32の出力段（ｄ）の受信シンボルＥが選択出力さ
れ、セレクタ34からシフトレジスタ32の出力段（ｃ）の
受信シンボルＤが選択出力され、制御信号ｄによってセ
レクタ35,36からセレクタ33,34の出力が選択出力されて
フリップフロップ37,38に加えられ、受信シンボルD,Cに
ついてのパスメトリックの演算が終了すると、フリップ
フロップ37,38に受信シンボルE,Dがセットされ、パスメ
トリック演算部41では、直ちに次のパスメトリックの演
算を開始することができる。従って、復号処理の高速化
を図ることができる。

〔発明の効果〕以上説明したように、本発明は、シンボルメモリ１か
ら読出された受信シンボルが加えられてシフトされると
共に、このシフト方向がパス探索の前後進に対応して制
御される可逆シフトレジスタ２と、このシフトレジスタ
２の所定の出力段の受信シンボルを、パス探索の前後進
に対応して選択出力するセレクタ３と、このセレクタ３
から選択出力された受信シンボルを、パスメトリック演
算が完了するまで保持するフリップフロップ４とを設け
たものであり、シンボルメモリ１からの受信シンボルの
読出しと、パスメトリックの演算とを並行して実行する
ことができるから、シンボルメモリ１から受信シンボル
を読出した後に、パスメトリックの演算を開始する従来
例に比較して、復号処理を高速化することができる。

又シフトレジスタ２に蓄積した受信シンボルをセレク
タ３によって選択して、次に演算する受信シンボルとす
ることにより、前進によるパス探索から後進によるパス
探索に移行した場合、シンボルメモリ１から受信シンボ
ルを再度読出すことなく、セレクタ３の制御によって次
の受信シンボルを用いてパスメトリックの演算を開始す
ることができる。即ち、従来例に比較して、シンボルメ
モリ１のアクセス回数を低減することが可能となり、こ
れによっても、復号処理を高速化できる利点がある。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施
例の要部ブロック図、第３図は本発明の他の実施例の要
部ブロック図、第４図は従来例のブロック図、第５図は
ファノ・アルゴリズムの説明図である。１はシンボルメモリ、２はシフトレジスタ、３はセレク
タ、４はフリップフロップである。

Claims

(57)【特許請求の範囲】

【請求項１】ファノ・アルゴリズムによるシーケンシャ
ル復号器に於いて、受信シンボルを記憶しポインタの指示に従って該受信シ
ンボルを読出すシンボルメモリ（１）と、該シンボルメモリ（１）から読出された受信シンボルが
パス探索の前進時は一端に加えられ、後進時は他端に加
えられてシフトされると共に、該シフトの方向が前記パ
ス探索の前後進に対応して制御される可逆シフトレジス
タ（２）と、前記パス探索の前進時は、該前進時のシフト方向に対応
した前記可逆シフトレジスタ（２）の初段側からの各受
信シンボルを前方シンボルと後方シンボルとして選択出
力し、前記パス探索の後進時は、該後進時のシフト方向
に対応した前記可逆シフトレジスタ（２）の初段側から
の各受信シンボルを前方シンボルと後方シンボルとして
選択出力するように制御されるセレクタ（３）と、該セレクタ（３）から出力された前方シンボルと後方シ
ンボルとを、パスメトリック演算が完了するまで保持す
るフリップフロップ（４）と、該フリップフロップ（４）の出力を用いてパスメトリッ
クを演算するパスメトリック演算部と、該パスメトリック演算部の出力を用いてパス判定により
復号し、且つ前記ポインタの内容を制御するパス判定部
とを備えたことを特徴とするシーケンシャル復号器。