JPH07202725A - ビタビ復号器 - Google Patents

Abstract

(57)【要約】 【目的】ビタビ復号を低消費電力で実現できる小型のビ
タビ復号器を提供する。 【構成】ＡＣＳ処理の判定結果を格納する手段（２）
と、判定結果格納手段（２）より読み出した値により更
新することの出来る読み出し位置を指定するアドレス手
段（３）と、判定結果格納手段より読み出したデ−タを
まとめて読み出し順と逆方向に並べ換える手段（４）を
備える。 【効果】デ−タ量の多いバ−ストデ−タのビタビ復号
や、拘束長の長いビタビ復号を行うビタビ復号器の小型
化低消費電力化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビタビ復号器、特にバ−
ストデ−タ伝送における誤り訂正に用いるビタビ復号に
関し、小型化、低消費電力化に好適なビタビ復号器に係
る。

【０００２】

【従来の技術】伝送途中で生じる伝送データの誤りを訂
正する誤り訂正技術の一つとして、伝送すべきデータを
畳み込み符号を用いて符号化し、ビタビ復号により復号
する方式がある。一般に知られているように、ビタビ復
号は、受信信号から符号の状態遷移を推定し、最も確か
らしい状態遷移を選んで、それに対応する情報系列から
復号信号を推定するものである。

【０００３】ビタビ復号器は、受信信号から状態遷移の
確からしさ（枝尤度）を求め、上記枝尤度を状態尤度メ
モリに記憶されている直前時点の状態尤度に加算して新
しい状態尤度を求め、一つの状態に移る複数の状態遷移
の状態尤度を比較し、その中から最大の雄度を持つ遷移
を選択し、選択された遷移の状態尤度を新しい状態尤度
として状態尤度メモリの内容を更新する演算処理（以下
ＡＳＣ処理と略称）を行ない、上記ＡＳＣ処理で選択さ
れた遷移の情報あるいは遷移した状態番号を系列的に記
憶するパスメモリに記憶し、復号すべきデータの最終処
理時点で選択されて残った状態遷移の情報から復号結果
を得るように構成される。

【０００４】伝送すべきデータが、特定長のバーストデ
ータである場合は、バーストデータ毎に終わりを示す終
結ビットを付加して伝送する。ビタビ復号において、終
結ビットによって決定される状態を特定し、その特定さ
れた状態につながる状態遷移をもとにバーストデータを
復号する。バーストデータのビタビ復号に関しては、本
願出願人の発明、特願平４−１４１３２６号“誤り訂正
符号化復号化方式”に詳細に記載されている。

【０００５】

【発明が解決しようとする課題】上記従来のバーストデ
ータのビタビ復号器を構成する場合、上記ＡＳＣ処理で
選択された情報の格納用のパスメモリと同サイズの更新
用メモリを設ける必要がある。ここで仮に、畳み込み符
号の拘束長ｋ、バ−ストデータのビット数をｙビット、
終結ビットのビット数をｚビットとした場合、その伝送
データからバ−ストデータのビタビ復号をおこなうため
には、（１）式に示すｘビットがそれぞれの格納メモリ
及び更新用メモリに必要になり、より誤り訂正能力を上
げるために拘束長ｋを長くしたり、バ−ストデ−タ数ｙ
が多くなると、メモリのサイズが大きくなり、ビタビ復
号の専用回路（ビタビ復号器）化の際に回路の小型化及
び低消費電力化の障害となる。

【０００６】

【数１】

【０００７】本発明の目的は、更新用メモリを除き、必
要メモリ容量を少なくし、小型かつ低消費電力のビタビ
復号器を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明のビタビ復号器は、ＡＣＳ処理の判定結果を
順次格納する格納手段と、受信バーストデータの全ての
判定が終了した後上記格納手段よりデータを読み出すと
きの読み出し位置を指定するアドレス手段と、読み出し
たデ−タをまとめ並べ換える手段を設けて構成した。

【０００９】

【作用】本発明のビタビ復号器では、受信バーストデー
タの全ての判定が終了した時点で、バーストデータの最
終ビットに対する最尤状態が確定し、その確定した最尤
状態に遷移する過去のパスの決定、即ち、各ビットに対
応する複数の状態から１つを決める処理を格納手段から
読みだされた信号によって制御されるアドレス手段によ
って行なうことができるので、従来、格納手段の書き込
み時に必要とされていた更新用パスメモリを用いること
なくビタビ復号が行える。これによりビタビ復号器の小
型化及び低消費電力化が実現される。

【００１０】

【実施例】以下本発明の実施例を図面を用いて説明す
る。図１は本発明によるビタビ復号器の一実施例の構成
を示すブロック図である。以下の説明は、拘束長ｋを
４、伝送すべきバーストデータの情報ビット数を８０ビ
ット、終結ビットを“０００”の３ビットとした例によ
って説明する。図示のように、復号器はＡＣＳ処理回路
１とＡＣＳ処理回路１による判定結果を格納する判定結
果格納メモリ２、メモリ２のアドレスを生成するアドレ
ス回路３、アドレス回路３によって検索した状態遷移パ
スのビットを検索順と逆にするビット並び換え回路（ビ
ット反転回路）４及び出力レジスタ５により構成され
る。

【００１１】本実施例では、ＡＣＳ処理回路１において
受信信号より各バーストデータのビット単位に、８つの
状態（０００、００１、０１０、０１１、１００、１０
１、１１０、１１１）について、枝尤度の計算及び最適
パスの判定を行い、その判定結果を判定結果格納メモリ
２に格納する。この時最適パスの判定は、拘束長が４で
あるため最初の３ビット目までは行われず、入力の４ビ
ット目から判定が行われ、メモリ２の表１に示すアドレ
スに順次格納される。

【００１２】

【表１】

【００１３】上記表１において、アドレスは自然数の番
号とその２進数表示で示し、メモリ内容は入力ビットの
順番と各ビットにおける上記８個の状態（０００、００
１、…１１１）で示している。メモリ内容は各状態にお
ける最適パスの判定結果である１ビットで示される。バ
ーストデータの全てのビットに対するＡＣＳ処理終了
後、判定結果格納メモリ２の８３ビット目‘０００’状
態における判定結果（アドレス６３２）から順次逆方向
に辿り、最後にその結果をビット並び換え回路４で順番
を逆にし、出力レジスタ５より出力する。

【００１４】図２は図１のアドレス生成回路３の構成を
示す。アドレス生成回路３は、バーストデータのビット
位置を示す上位レジスタ１０と各ビットに対応する状態
を示す下位レジスタ１１と、上位レジスタ１０及び下位
レジスタ１１の出力ビットを合成してアドレスを求める
ビット合成回路８及び上位レジスタ１０の値を毎回１だ
けデクリメントする減算器７により構成される。

【００１５】アドレス生成回路３では、初期値は上位レ
ジスタ１０が表１より８３ビット目を示す７９（１００
１１１１）となり、下位レジスタ７が終結ビットにより
状態‘０００’を示す‘０００’となる。２つのレジス
タ１０及び１１の値がビット合成回路８により合成さ
れ、６３２（‘１００１１１１０００’）というアドレ
スとなり、メモリ２に送られ、メモリ２より８３ビット
目‘０００’状態における判定結果がビット並べ替え回
路４及びアドレス生成回路３に送出される。上記送出後
上位レジスタ１０は減算器１３で１減算され、値７８
（１００１１１０）となり、下位レジスタ１１はメモリ
２の出力を用いて更新され、‘０００’もしくは‘１０
０’のいずれかの値となる。即ち、８３ビット目の状態
‘０００’に遷移する８２ビット目の状態は‘０００’
もしくは‘１００’のいずれかであるからである。

【００１６】図３は下位レジスタ１１の構成を示すブロ
ック図である。下位レジスタ１１の更新の動作を説明す
る。下位レジスタ１１の出力３ビット１１ａ、１１ｂ及
び１１ｃの内上位２ビット１１ａ及び１１ｂが１ビット
右にずれた状態で下位レジスタ１１の入力となり、最上
位ビットにメモリ２の出力が加えられ、それぞれメモリ
２の出力が次の１１ａとなり、１１ａが次の１１ｂとな
り、１１ｂが次の１１ｃとして出力される。

【００１７】また、メモリ２に格納する値は、ＡＣＳ処
理回路１により前ビットの選択された状態の最上位ビッ
トとなるようにする。たとえば、図４に示すように、ｙ
_nビット目の状態ｓ１‘０１０’における判定で、前ビ
ットであるｙ_n-1ビット目の状態ｓ３‘１０１’が選択
された場合、最上位ビットの‘１’が出力され、状態ｓ
２‘００１’が選択された場合、最上位ビットの‘０’
が出力されるようにする。

【００１８】図５はＡＣＳ処理回路１の判定部１５の構
成を示すブロック図である。ＡＣＳ処理回路１の尤度計
算部（図示せず）において求められたた尤度の内、前ビ
ットにおける状態の最上位ビットが‘０’である方の尤
度をレジスタ１７に入れ、最上位ビットが‘１’である
方の尤度をレジスタ１８に入れるようにしておき、比較
器１９における尤度の比較の結果レジスタ１７の値が小
さければ‘０’を、レジスタ１８の値の方が小さけれ
ば、‘１’が出力されるように構成されている。

【００１９】図６は上記実施例の動作説明のための状態
遷移図である。バーストデータ７９ビット目以降の状態
遷移を例に説明する。まず８３ビット目の‘０００’状
態ｓ１における判定結果を求めるため、アドレス生成回
路３の上位レジスタ１０の値を８３ビット目を示す‘１
００１１１１’とし、下位レジスタ１１の値を状態‘０
００’を示す‘０００’とし、ビット合成器１２におい
て合成し‘１００１１１１０００’としてメモリ２に送
出し、メモリ２では６３２番地のデ−タが読み出され
る。この時メモリ２の６３２番地に格納されているデ−
タは、８２ビット目の‘１００’状態ｓ２が選択されて
いることから、表２に示すように‘１’である。よって
この‘１’が並び換え４及びアドレス生成回路３に送出
される。

【００２０】

【表２】

【００２１】次にアドレス生成回路３において、上位レ
ジスタ１０の値を減算器１３において１減算し７８を示
す‘１００１１１０’とし、下位レジスタ１１はメモリ
２の出力‘１’を用いて更新し‘１００’となり、メモ
リ２のアドレス６２８に格納されている８２ビット目の
‘１００’状態ｓ２の判定結果の‘０’が求められる。
同様に以下、アドレス生成器３において上位レジスタ１
０が‘１００１１０１’となり、下位レジスタ１１が
‘０１０’となって、メモリ２のアドレス６１８より８
１ビット目の‘０１０’状態ｓ３の判定結果の‘０’が
求められ、さらにアドレスレジスタにて８０ビット目の
‘００１’状態ｓ４の判定結果が格納されているメモリ
２のアドレス６０９（‘１００１１００００１’）より
判定結果‘１’が求められる。この動作を繰り返し、４
ビット目までの判定結果がすべて求められると、並び換
え回路４において求めた順番と逆に入れ変えて最適なパ
スを求め、ビタビ復号を完了する。

【００２２】図７は本発明によるビタビ復号器の他の実
施例の構成を示すブロック図である。以下の説明は、拘
束長ｋを４、伝送すべきバーストデータの情報ビット数
を８０とし、終結ビット無しとした例によって説明す
る。本実施例は、図１のビタビ復号器同様に、ＡＣＳ処
理回路１と判定結果を格納するメモリ２及びメモリ２の
アドレスを生成するアドレス回路３と読み出したしたパ
スのビットを読み出し順と逆にするビット並び換え回路
４と出力レジスタ５により構成される。

【００２３】ＡＣＳ処理回路１において受信信号より各
ビット単位に全ての状態について、尤度の計算及び最適
パスの判定を行い、その結果を判定結果格納メモリ２に
格納する。この時最適パスの判定は、拘束長が４である
ため３ビット目までは行われず、４ビット目から判定が
行われ、メモリ２の表１に示すアドレスに順次格納され
る。

【００２４】８０ビット全てに対するＡＣＳ処理終了
後、８０ビット目の８つの状態の中で最も尤度の小さい
パスをＡＣＳ処理回路１において選択し、そのパスの８
０ビット目の状態をアドレス回路３へ初期値２１として
制御信号２２と共に送り、さらに、ビット並び換え回路
４の最初の３ビットのデ−タ２３として制御信号２４と
共に選択回路２５に送る。この時並び換え回路４へ送る
ときはシリアルデ−タとして１ビットづつ送るものとす
る。次にアドレス回路３で、ＡＣＳ処理回路１より受け
取った初期値２１により判定結果格納メモリ２の、パス
検索（読み出し）開始アドレスを決定した後、前記第１
の実施例と同じ手順でビタビ復号を完成させる。

【００２５】図８は図７のアドレス回路３の構成を示す
ブロック図である。本アドレス回路３の図１の前記第１
のアドレス回路３との相違点いは、選択器１４を備えＡ
ＣＳ処理回路１からの制御信号２２により、下位レジス
タ１１の入力をＡＣＳ処理回路１より送られて来る初期
値２１とすることができるという点である。例えば、全
てのパスのうち８０ビット目の状態が‘０１０’となる
パスが最も尤度が高いとＡＣＳ処理回路１において判定
された場合、この‘０１０’が初期値２１としてアドレ
ス回路３に送られて来る。アドレス回路３ではこの受け
取った初期値２１を制御信号２２に基づき選択器１４で
選択して、下位レジスタ１１に格納する。また上位レジ
スタ１０の内容を同時に初期状態である７６とする。つ
まり判定結果格納メモリ２のパス検索開始アドレスは６
１０（‘１００１１０００１０’）となる。以下、上記
第１の実施例の手順によりパス検索を行いビタビ復号を
完了する。

【００２６】

【発明の効果】本発明によれば、更新用のメモリを必要
とせず、データ量の多いバーストデータビタビ復号や、
拘束長の長いビタビ復号を行うビタビ復号器の小型化低
消費電力化を図ることが出来る。

【図面の簡単な説明】

【図１】本発明によるビタビ復号器の一実施例の構成を
示すブロック図。

【図２】図１のアドレス回路３の構成を示す図。

【図３】図２の下位レジスタ７の構成を示す図。

【図４】図２の下位レジスタ７の更新を説明するための
状態遷移図。

【図５】図１のＡＣＳ処理回路１の判定部の構成を示す
ブロック図。

【図６】図１におけるパス検索手順説明のための状態遷
移図。

【図７】本発明によるビタビ復号器の他の実施例の構成
を示すブロック図。

【図８】図７のアドレス回路３の構成を示すブロック
図。

【符号の説明】

１…ＡＣＳ処理回路 ２…判定結果格納メモリ ３…アドレス回路 ４…並び換え回路 ５…出力レジスタ １０…上位レジスタ １１…下位レジスタ １２…ビット合成器 １３…減算器 １４…選択器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 波多野 雄治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】畳み込み符号によって符号化されたをバ−
   ストデータを復号するビタビ復号器において、入力信号
   から枝尤度を求めＡＣＳ処理して状態遷移を判定し判定
   結果を出力する演算回路と、上記判定結果を処理順に格
   納する格納手段と、上記格納手段から上記処理順と逆に
   読み出すきべ格納位置を指定するアドレス手段と、上記
   演算回路の上記バーストデ−タのＡＣＳ処理終了後に上
   記アドレス手段により上記納手段より取り出した一定量
   のデ−タを並べ替える並替手段とを具備して構成された
   ことを特徴とするビタビ復号器。
2. 【請求項２】請求項１記載のビタビ復号器において、上
   記アドレス手段の上記格納手段からの読み出し位置を指
   定する手段が、上記格納手段からの読み出だした格納値
   によって更新するように構成されたことを特徴とするビ
   タビ復号器。
3. 【請求項３】請求項１記載のビタビ復号器において、上
   記アドレス手段が上記ＡＣＳ処理の結果によって読み出
   し位置の初期値を設定するように構成されたことを特徴
   とするビタビ復号器。
4. 【請求項４】請求項１、２又は３記載のビタビ復号器に
   おいて、上記アドレス手段が上記ＡＣＳ処理により上位
   読み出し位置の更新を行なう上位読み出し位置設定手段
   と、上位読み出し位置と独立に下位読み出し位置が更新
   される下位読み出し位置設定手段とをもち、上記下位読
   み出し位置の更新には上記格納手段の格納値によって行
   われように構成されたことを特徴とするビタビ復号器。