JP2798123B2 - ビタビ復号装置 - Google Patents
ビタビ復号装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ビタビ復号装置に
関し、特に、移動体通信システム等に使用されるビタビ
復号装置に関する。
関し、特に、移動体通信システム等に使用されるビタビ
復号装置に関する。
【０００２】
【従来の技術】畳み込み符号を復号する復号方式の一つ
として、ビタビアルゴリズムに基づき最尤復号するビタ
ビ復号方式が良く知られている。ビタビ復号方式という
のは、畳み込み符号に対する最尤復号方式であって、ビ
タビアルゴリズムに基づき、送信側エンコーダで生成さ
れ得る符号系列の中から、受信された符号系列に最も近
い系列を選択することで、受信した符号系列に誤りがあ
る場合でも正しく復号することできるという復号方式で
ある。このビタビ復号方式は、通話路に生じるランダム
誤りに対する訂正能力が高く移動体通信システム等にお
いては、欠くことのできない技術となっている。
として、ビタビアルゴリズムに基づき最尤復号するビタ
ビ復号方式が良く知られている。ビタビ復号方式という
のは、畳み込み符号に対する最尤復号方式であって、ビ
タビアルゴリズムに基づき、送信側エンコーダで生成さ
れ得る符号系列の中から、受信された符号系列に最も近
い系列を選択することで、受信した符号系列に誤りがあ
る場合でも正しく復号することできるという復号方式で
ある。このビタビ復号方式は、通話路に生じるランダム
誤りに対する訂正能力が高く移動体通信システム等にお
いては、欠くことのできない技術となっている。
【０００３】ビタビ復号方式では、情報１ビットに対応
する符号化データ（受信系列：系列長は符号化率によ
る）を得る毎に、その時点での各状態の生き残りパスの
メトリック（累積計量）を計算し、更新するという演算
処理を行う。
する符号化データ（受信系列：系列長は符号化率によ
る）を得る毎に、その時点での各状態の生き残りパスの
メトリック（累積計量）を計算し、更新するという演算
処理を行う。
【０００４】従来、このようなビタビ復号方式を採用し
た誤り訂正復号装置では、予め各パスがとるブランチメ
トリック（計量）の値を受信系列の値ごとに記憶したテ
ーブルを記憶回路に備え、それぞれの時点での受信系列
の値に応じてテーブルから各ブランチメトリックの値を
引き出すことによって少ない演算量で各状態のメトリッ
クを計算して更新することができるように構成されてい
る。
た誤り訂正復号装置では、予め各パスがとるブランチメ
トリック（計量）の値を受信系列の値ごとに記憶したテ
ーブルを記憶回路に備え、それぞれの時点での受信系列
の値に応じてテーブルから各ブランチメトリックの値を
引き出すことによって少ない演算量で各状態のメトリッ
クを計算して更新することができるように構成されてい
る。
【０００５】また、上述のように、各パスがとるブラン
チメトリックの値を受信系列の値ごとに記憶したテーブ
ルを記憶回路に記憶させるためには、記憶回路が大きな
メモリ量を有していなければならないので、演算量を増
加させることなく、メモリ量を大幅に減少させた、誤り
訂正復号装置も提案されている（例えば、特開平４−１
７７９１７号公報）。特開平４−１７７９１７号公報に
記載された装置は、図６に示すように、各時点における
各々状態の生き残りパスの累積計量を計算し更新する演
算処理を行う加算・比較・選択回路（ＡＣＳ回路）６１
と、計量（ブランチメトリック）記憶回路６２と、累計
計量（メトリック）記憶回路６３と、パスメモリ回路６
４と、最尤判定回路６５とを備えている。この誤り訂正
復号装置では、ブランチメトリック記憶回路２に、予め
受信系列の値に対してブランチメトリックとしてパスが
取り得る値の候補を示す第一のテーブルと、各状態での
パスが実際に取るブランチメトリックが上記第一のテー
ブルとどのように対応しているか示す第２のテーブルと
を記憶させることにより、少ないメモリ量でありなが
ら、少ない演算量で各状態のメトリックを計算して更新
することができる。
チメトリックの値を受信系列の値ごとに記憶したテーブ
ルを記憶回路に記憶させるためには、記憶回路が大きな
メモリ量を有していなければならないので、演算量を増
加させることなく、メモリ量を大幅に減少させた、誤り
訂正復号装置も提案されている（例えば、特開平４−１
７７９１７号公報）。特開平４−１７７９１７号公報に
記載された装置は、図６に示すように、各時点における
各々状態の生き残りパスの累積計量を計算し更新する演
算処理を行う加算・比較・選択回路（ＡＣＳ回路）６１
と、計量（ブランチメトリック）記憶回路６２と、累計
計量（メトリック）記憶回路６３と、パスメモリ回路６
４と、最尤判定回路６５とを備えている。この誤り訂正
復号装置では、ブランチメトリック記憶回路２に、予め
受信系列の値に対してブランチメトリックとしてパスが
取り得る値の候補を示す第一のテーブルと、各状態での
パスが実際に取るブランチメトリックが上記第一のテー
ブルとどのように対応しているか示す第２のテーブルと
を記憶させることにより、少ないメモリ量でありなが
ら、少ない演算量で各状態のメトリックを計算して更新
することができる。
【０００６】
【発明が解決しようとする課題】従来の誤り訂正復号装
置では、各パスがとるブランチメトリックの値を受信系
列の値ごとに記憶したテーブルを記憶するための大容量
の記憶装置が必要になるという問題点がある。
置では、各パスがとるブランチメトリックの値を受信系
列の値ごとに記憶したテーブルを記憶するための大容量
の記憶装置が必要になるという問題点がある。
【０００７】また、特開平４−１７７９１７号公報に記
載されているような誤り訂正復号装置では、記憶回路か
ら１個のブランチメトリックを呼び出す場合に、２つの
テーブルにアクセスしなければならないため、ＡＣＳ回
路における演算処理時間が長くなり、情報伝送効率をあ
げることができないという問題点がある。しかも、ブラ
ンチメトリックの呼び出しは２個づつ行われるので、倍
の時間を要する。つまり、アクセス回数が多いほど処理
時間が長くなる。
載されているような誤り訂正復号装置では、記憶回路か
ら１個のブランチメトリックを呼び出す場合に、２つの
テーブルにアクセスしなければならないため、ＡＣＳ回
路における演算処理時間が長くなり、情報伝送効率をあ
げることができないという問題点がある。しかも、ブラ
ンチメトリックの呼び出しは２個づつ行われるので、倍
の時間を要する。つまり、アクセス回数が多いほど処理
時間が長くなる。
【０００８】また、この種の誤り訂正復号装置では、２
つのテーブルに対応する呼び出し回路がそれぞれ必要と
なるために、回路の簡略化及び低消費電力化の妨げにな
っているという問題点がある。
つのテーブルに対応する呼び出し回路がそれぞれ必要と
なるために、回路の簡略化及び低消費電力化の妨げにな
っているという問題点がある。
【０００９】本発明は、メモリ量を減少させ、回路構成
を簡略化すると共に、ＡＣＳ回路における演算処理の効
率を向上させたビタビ復号装置を提供することを目的と
する。
を簡略化すると共に、ＡＣＳ回路における演算処理の効
率を向上させたビタビ復号装置を提供することを目的と
する。
【００１０】
【課題を解決するための手段】本発明によれば、畳み込
み符号化された受信系列をビタビアルゴリズムに基づい
て最尤復号するビタビ復号装置において、ブランチメト
リックを算出し、その最尤値が最も小さくなるように正
規化するブランチメトリック計算および正規化手段と、
該ブランチメトリック計算および正規化手段から出力さ
れる正規化されたブランチメトリックを対にして記憶す
るブランチメトリック記憶手段と、ステートメトリック
を記憶するステートメトリック記憶手段と、前記ブラン
チメトリック記憶手段から読み出したブランチメトリッ
ク対と、前記ステートメトリック記憶手段から読み出し
た前記読み出したブランチメトリック対に対応するステ
ートメトリックとをそれぞれ加算し、該加算結果を相互
に比較し、さらに該比較結果に基づいて最も尤度の高い
パスを求める処理を並列かつ一括して行うとともに、新
たなステートメトリックを得て前記ステートメトリック
記憶手段の記憶内容を更新する加算・比較・選択手段
と、該加算・比較・選択手段によって得られた前記パス
の内容を記憶するパスメモリ記憶手段と、該パスメモリ
記憶手段の記憶内容に基づいて復号を行う最尤復号判定
手段とを有することを特徴とするビタビ復号装置が得ら
れる。
み符号化された受信系列をビタビアルゴリズムに基づい
て最尤復号するビタビ復号装置において、ブランチメト
リックを算出し、その最尤値が最も小さくなるように正
規化するブランチメトリック計算および正規化手段と、
該ブランチメトリック計算および正規化手段から出力さ
れる正規化されたブランチメトリックを対にして記憶す
るブランチメトリック記憶手段と、ステートメトリック
を記憶するステートメトリック記憶手段と、前記ブラン
チメトリック記憶手段から読み出したブランチメトリッ
ク対と、前記ステートメトリック記憶手段から読み出し
た前記読み出したブランチメトリック対に対応するステ
ートメトリックとをそれぞれ加算し、該加算結果を相互
に比較し、さらに該比較結果に基づいて最も尤度の高い
パスを求める処理を並列かつ一括して行うとともに、新
たなステートメトリックを得て前記ステートメトリック
記憶手段の記憶内容を更新する加算・比較・選択手段
と、該加算・比較・選択手段によって得られた前記パス
の内容を記憶するパスメモリ記憶手段と、該パスメモリ
記憶手段の記憶内容に基づいて復号を行う最尤復号判定
手段とを有することを特徴とするビタビ復号装置が得ら
れる。
【００１１】また、本発明によれば、前記加算・比較・
選択手段が、２ステート分の演算を並列して行うため
に、第１乃至第４の加算手段と、前記第１及び第２の加
算手段と前記第３及び第４の加算手段とにそれぞれ接続
されステートメトリックの大小比較を行うとともにパス
メモリを求める第１及び第２の比較手段と、該第１及び
第２の比較手段の比較結果に基づいてステートメトリッ
クをそれぞれ出力する第１及び第２の選択手段とを有す
ることを特徴とするビタビ復号装置が得られる。
選択手段が、２ステート分の演算を並列して行うため
に、第１乃至第４の加算手段と、前記第１及び第２の加
算手段と前記第３及び第４の加算手段とにそれぞれ接続
されステートメトリックの大小比較を行うとともにパス
メモリを求める第１及び第２の比較手段と、該第１及び
第２の比較手段の比較結果に基づいてステートメトリッ
クをそれぞれ出力する第１及び第２の選択手段とを有す
ることを特徴とするビタビ復号装置が得られる。
【００１２】さらにまた、本発明によれば、前記ブラン
チメトリック記憶手段が、前記加算・比較・選択手段が
計算に使用する分のブランチメトリックを予め記憶する
１対の記憶手段と、対になっているブランチメトリック
を前記１対の記憶手段の同じアドレスに予めストアさせ
るため書き込みアドレス発生手段と、前記１対の記憶手
段の同じアドレスに記憶された前記対になっているブラ
ンチメトリックを並列に読み出すための読み出しアドレ
ス発生手段と、前記書き込みアドレス発生手段及び前記
読み出しアドレス発生装置と前記１対の記憶手段との間
に接続され、前記１対の記憶手段の双方のアドレスバス
に書き込みアドレス及び読み出しアドレスのいずれか一
方を供給する切り替えスイッチと、前記１対の記憶手段
から読み出されたブランチメトリックを該当するトレリ
スのブランチメトリックの出力に切り替えるブランチメ
トリック出力先切り替え選択手段とを有することを特徴
とするビタビ復号装置が得られる。
チメトリック記憶手段が、前記加算・比較・選択手段が
計算に使用する分のブランチメトリックを予め記憶する
１対の記憶手段と、対になっているブランチメトリック
を前記１対の記憶手段の同じアドレスに予めストアさせ
るため書き込みアドレス発生手段と、前記１対の記憶手
段の同じアドレスに記憶された前記対になっているブラ
ンチメトリックを並列に読み出すための読み出しアドレ
ス発生手段と、前記書き込みアドレス発生手段及び前記
読み出しアドレス発生装置と前記１対の記憶手段との間
に接続され、前記１対の記憶手段の双方のアドレスバス
に書き込みアドレス及び読み出しアドレスのいずれか一
方を供給する切り替えスイッチと、前記１対の記憶手段
から読み出されたブランチメトリックを該当するトレリ
スのブランチメトリックの出力に切り替えるブランチメ
トリック出力先切り替え選択手段とを有することを特徴
とするビタビ復号装置が得られる。
【００１３】
【作用】対になって記憶されたブランチメトリックは、
ＡＣＳ回路において演算処理を行う場合に同時に読み出
すことができ、その後の演算も同時に行うことができ
る。これによって、演算処理時間を半減することができ
る。
ＡＣＳ回路において演算処理を行う場合に同時に読み出
すことができ、その後の演算も同時に行うことができ
る。これによって、演算処理時間を半減することができ
る。
【００１４】また、読出し回路が１つで良く、しかも回
路の一部をインデックスカウンターと共有するため、回
路構成の簡略化、及び低消費電力を実現できる。
路の一部をインデックスカウンターと共有するため、回
路構成の簡略化、及び低消費電力を実現できる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明のビ
タビ復号装置の実施の形態について説明する。図１に本
発明のビタビ復号装置の一実施の形態を示す。ここで、
図１のビタビ復号装置は、拘束長７、符号率１／３の畳
み込み符号化データに対応するように構成されているも
のとする。
タビ復号装置の実施の形態について説明する。図１に本
発明のビタビ復号装置の一実施の形態を示す。ここで、
図１のビタビ復号装置は、拘束長７、符号率１／３の畳
み込み符号化データに対応するように構成されているも
のとする。
【００１６】図１のビタビ復号装置は、受信系列に対す
るブランチメトリックを求め正規化を行うブランチメト
リック計算および正規化回路１１、得られたブランチメ
トリックを記憶するブランチメトリック記憶回路１２、
ステートメトリック（累積計量）を記憶するステートメ
トリック記憶回路１３、ブランチメトリックとステート
メトリックとを加算、比較、選択し、ステートメトリッ
ク記憶回路１３の記憶内容を更新するるＡＣＳ演算回路
１４、枝の選択結果を記憶するパスメモリ記憶回路１
５、及びパスメモリを使って復号系列を生成する最尤復
号回路（トレリスサーチ処理回路）１６を有している。
るブランチメトリックを求め正規化を行うブランチメト
リック計算および正規化回路１１、得られたブランチメ
トリックを記憶するブランチメトリック記憶回路１２、
ステートメトリック（累積計量）を記憶するステートメ
トリック記憶回路１３、ブランチメトリックとステート
メトリックとを加算、比較、選択し、ステートメトリッ
ク記憶回路１３の記憶内容を更新するるＡＣＳ演算回路
１４、枝の選択結果を記憶するパスメモリ記憶回路１
５、及びパスメモリを使って復号系列を生成する最尤復
号回路（トレリスサーチ処理回路）１６を有している。
【００１７】ブランチメトリック記憶回路１２は、図２
に示すように、２つのブランチメトリックメモリ２１、
２２と、これらブランチメトリックメモリ２１、２２に
対して書き込みアドレスを発生する書き込みアドレス発
生回路２３と、同じくブランチメトリックメモリ２１、
２２に対して読み出しアドレスを発生する読み出しアド
レス発生回路２４と、書き込みアドレス発生回路２３お
よび読み出しアドレス発生回路２４のいずれか一方を選
択的にブランチメトリックメモリ２１、２２へ出力する
読み出し書き込み切り替えスイッチ２５と、読み出しア
ドレス発生回路２４からの切り替え信号に制御されてブ
ランチメトリックメモリ２１、２２の出力先を切り替え
る出力先切替スイッチ２６とを有している。なお、ブラ
ンチメトリックメモリ２１、２２として、ＡＣＳ演算回
路１４の内部記憶回路を用いることがでできる。また、
ここには、１ステートの復号処理に必要なブランチメト
リックが記憶できればよいので、メモリの容量小さくて
すむ。
に示すように、２つのブランチメトリックメモリ２１、
２２と、これらブランチメトリックメモリ２１、２２に
対して書き込みアドレスを発生する書き込みアドレス発
生回路２３と、同じくブランチメトリックメモリ２１、
２２に対して読み出しアドレスを発生する読み出しアド
レス発生回路２４と、書き込みアドレス発生回路２３お
よび読み出しアドレス発生回路２４のいずれか一方を選
択的にブランチメトリックメモリ２１、２２へ出力する
読み出し書き込み切り替えスイッチ２５と、読み出しア
ドレス発生回路２４からの切り替え信号に制御されてブ
ランチメトリックメモリ２１、２２の出力先を切り替え
る出力先切替スイッチ２６とを有している。なお、ブラ
ンチメトリックメモリ２１、２２として、ＡＣＳ演算回
路１４の内部記憶回路を用いることがでできる。また、
ここには、１ステートの復号処理に必要なブランチメト
リックが記憶できればよいので、メモリの容量小さくて
すむ。
【００１８】また、ブランチメトリック回路１２の書き
込みアドレス発生回路２３は、図３に示すように、ブラ
ンチメトリックのパターンインデックスをカウントする
カウンタ回路３１と、カウンタ回路３１からのカウンタ
値から書き込みアドレスを生成する排他的論理和結合回
路３２とを有している。この書き込みアドレス発生回路
２３では、ブランチメトリック対を２つの記憶回路２
１、２２の同じアドレスに格納させるために、カウンタ
値の下位ｎビットのそれぞれと、最上位ビットとの排他
的論理和を取ることで、書き込みアドレスとしている。
即ち、カウンタ回路３１が０、１、２、３、４、５、
６、７を順次カウントするとすると、排他的論理和結合
回路３２からは、０、１、２、３、２、１、０が順次出
力される。
込みアドレス発生回路２３は、図３に示すように、ブラ
ンチメトリックのパターンインデックスをカウントする
カウンタ回路３１と、カウンタ回路３１からのカウンタ
値から書き込みアドレスを生成する排他的論理和結合回
路３２とを有している。この書き込みアドレス発生回路
２３では、ブランチメトリック対を２つの記憶回路２
１、２２の同じアドレスに格納させるために、カウンタ
値の下位ｎビットのそれぞれと、最上位ビットとの排他
的論理和を取ることで、書き込みアドレスとしている。
即ち、カウンタ回路３１が０、１、２、３、４、５、
６、７を順次カウントするとすると、排他的論理和結合
回路３２からは、０、１、２、３、２、１、０が順次出
力される。
【００１９】さらにまた、ブランチメトリック回路１２
の読み出しアドレス発生回路２４は、図４に示すよう
に、状態数をカウントするカウンタ回路４１と、カウン
タ回路４１のカウンタ値から、読み出しアドレスを生成
するための２つの排他的論理和結合回路４２、４３とを
有している。なお、排他的論理和結合回路４２の構成
は、復号しようとする畳み込み符号を生成した畳み込み
符号器（図示せず）の構成に準じている。
の読み出しアドレス発生回路２４は、図４に示すよう
に、状態数をカウントするカウンタ回路４１と、カウン
タ回路４１のカウンタ値から、読み出しアドレスを生成
するための２つの排他的論理和結合回路４２、４３とを
有している。なお、排他的論理和結合回路４２の構成
は、復号しようとする畳み込み符号を生成した畳み込み
符号器（図示せず）の構成に準じている。
【００２０】また、ＡＣＳ演算回路１３は、図５に示す
ように、ブランチメトリック記憶回路１２からのブラン
チメトリック対に、ステートメトリック記憶回路１４か
らのステートメトリック対をそれぞれ加算する加算器５
１、５２、５３、及び５４と、加算器５１、５２、５
３、及び５４からの加算結果を比較する比較回路５５、
５６と、比較結果に基づいて加算結果の一方を出力する
選択回路５７、５８とを有している。なお、比較回路５
５、５６の比較結果は、パスメモリ記憶回路１５の２つ
のパスメモリ記憶領域にそれぞれ記憶される。また、選
択回路５７、５８で選択された加算結果は、ステートメ
トリック記憶回路１３に記憶される。ここで、ステート
メトリック記憶回路１３は、読み出し用と書き込み用と
をＡＣＳ演算回路１４におけるステージ毎に交互に切り
替えるので、２バンク構成になっている。
ように、ブランチメトリック記憶回路１２からのブラン
チメトリック対に、ステートメトリック記憶回路１４か
らのステートメトリック対をそれぞれ加算する加算器５
１、５２、５３、及び５４と、加算器５１、５２、５
３、及び５４からの加算結果を比較する比較回路５５、
５６と、比較結果に基づいて加算結果の一方を出力する
選択回路５７、５８とを有している。なお、比較回路５
５、５６の比較結果は、パスメモリ記憶回路１５の２つ
のパスメモリ記憶領域にそれぞれ記憶される。また、選
択回路５７、５８で選択された加算結果は、ステートメ
トリック記憶回路１３に記憶される。ここで、ステート
メトリック記憶回路１３は、読み出し用と書き込み用と
をＡＣＳ演算回路１４におけるステージ毎に交互に切り
替えるので、２バンク構成になっている。
【００２１】以下、このビタビ復号装置の動作について
説明する。まず、受信系列が入力されると、ブランチメ
トリック正規化回路１１は、受信系列と内部に保持する
符号系列（８パターン）の各パターンとの内積をとりブ
ランチメトリックを計算する。ここでは、受信系列と各
パターンとの相関値が大きいものほど距離が近い。そし
て、距離が最も近いパターンのブランチメトリックが０
となるように、得られたブランチメトリックを正規化す
る。正規化されたブランチメトリックは、現在の復号ス
テップの始めに（ＡＣＳ演算前に）、その復号ステップ
に必要とされる分だけ、ブランチメトリック記憶回路１
２の、書き込みアドレス発生回路２３が指示する番地に
格納される。ここで、ブランチメトリックは、数式１に
従って、対にされ２つのブランチメトリックメモリ２
１、２２の同一番地に格納される。
説明する。まず、受信系列が入力されると、ブランチメ
トリック正規化回路１１は、受信系列と内部に保持する
符号系列（８パターン）の各パターンとの内積をとりブ
ランチメトリックを計算する。ここでは、受信系列と各
パターンとの相関値が大きいものほど距離が近い。そし
て、距離が最も近いパターンのブランチメトリックが０
となるように、得られたブランチメトリックを正規化す
る。正規化されたブランチメトリックは、現在の復号ス
テップの始めに（ＡＣＳ演算前に）、その復号ステップ
に必要とされる分だけ、ブランチメトリック記憶回路１
２の、書き込みアドレス発生回路２３が指示する番地に
格納される。ここで、ブランチメトリックは、数式１に
従って、対にされ２つのブランチメトリックメモリ２
１、２２の同一番地に格納される。
【００２２】
【数１】符号化率１／ｎのとき、ｉ＝０，・・・，２
n-1 −１、とすると、 ブランチメトリック対＝（ｉ，２n −１−ｉ） 詳述すると、本実施の形態の場合、符号化率１／３なの
で、ブランチメトリックのパターンは８通りある。その
中で、パターン０とパターン７、パターン１とパターン
６、パターン２と５、パターン３と４、はそれぞれＡＣ
Ｓ演算時に、ブランチメトリック対として扱われる。書
き込みアドレス回路２３は、上述したように、カウンタ
回路３１が０、１、２、３、４、５、６、７をカウント
した時に０、１、２、３、３、２、１、０を出力する。
従って、パターン０とパターン７はアドレス０番地に、
パターン１とパターン６はアドレス１番地に、という具
合に、同じアドレスに格納される。
n-1 −１、とすると、 ブランチメトリック対＝（ｉ，２n −１−ｉ） 詳述すると、本実施の形態の場合、符号化率１／３なの
で、ブランチメトリックのパターンは８通りある。その
中で、パターン０とパターン７、パターン１とパターン
６、パターン２と５、パターン３と４、はそれぞれＡＣ
Ｓ演算時に、ブランチメトリック対として扱われる。書
き込みアドレス回路２３は、上述したように、カウンタ
回路３１が０、１、２、３、４、５、６、７をカウント
した時に０、１、２、３、３、２、１、０を出力する。
従って、パターン０とパターン７はアドレス０番地に、
パターン１とパターン６はアドレス１番地に、という具
合に、同じアドレスに格納される。
【００２３】こうして、ブランチメトリック記憶回路１
２に格納されたブランチメトリック対は、ＡＣＳ演算時
に、トレリス上の各枝に対応するように読み出しアドレ
ス発生回路２４の指示に従って読み出される。対で読み
出されたブランチメトリックは、その先に接続された出
力先切替スイッチ２６により、各々該当するトレリスの
ブランチメトリックバスを介してＡＣＳ演算回路へ出力
される。
２に格納されたブランチメトリック対は、ＡＣＳ演算時
に、トレリス上の各枝に対応するように読み出しアドレ
ス発生回路２４の指示に従って読み出される。対で読み
出されたブランチメトリックは、その先に接続された出
力先切替スイッチ２６により、各々該当するトレリスの
ブランチメトリックバスを介してＡＣＳ演算回路へ出力
される。
【００２４】詳述すると、読み出しアドレス発生回路２
４は、ＡＣＳ処理時のステート状態の情報インデックス
としてのカウンタ４１の値から、畳み込み符号器に準じ
た排他的論理和回路４２によって、３ビットのパターン
データを出力する。そして、書き込みアドレス発生回路
２３と同様に構成した排他的論理和回路４３は、この３
ビットのパターンデータから、そのステートでの計算に
使用されるブランチメトリック対を読み出すための読み
出しアドレスを生成する。また、排他的論理和回路４２
からの３ビットパターンデータの最上位ビットは、ブラ
ンチメトリック出力先切替信号として出力先切替スイッ
チ２６に供給される。こうして読み出されたブランチメ
トリック対は、所定のデータバスを介してＡＣＳ演算回
路１４へ出力される。
４は、ＡＣＳ処理時のステート状態の情報インデックス
としてのカウンタ４１の値から、畳み込み符号器に準じ
た排他的論理和回路４２によって、３ビットのパターン
データを出力する。そして、書き込みアドレス発生回路
２３と同様に構成した排他的論理和回路４３は、この３
ビットのパターンデータから、そのステートでの計算に
使用されるブランチメトリック対を読み出すための読み
出しアドレスを生成する。また、排他的論理和回路４２
からの３ビットパターンデータの最上位ビットは、ブラ
ンチメトリック出力先切替信号として出力先切替スイッ
チ２６に供給される。こうして読み出されたブランチメ
トリック対は、所定のデータバスを介してＡＣＳ演算回
路１４へ出力される。
【００２５】ＡＣＳ演算回路１４は、２ステート分の計
算を並列して行う。詳述すると、ＡＣＳ演算回路１４
は、ブランチメトリック記憶回路１２からのブランチメ
トリック対と、前回の復号ステップにおいて、ステート
メトリック記憶回路１３に記憶された各状態の生き残り
パスのステートメトリックとを入力データとする。これ
らの入力データは、それぞれ加算回路５１、５２、５
３、及び５４に入力され、加算される。つまり、各状態
ごとに、その状態への２つのパスに対する加算結果を得
る。そして、これらの加算結果をそれぞれ比較回路５
５、５６で比較し、比較の結果に基づいて新しい生き残
りパスを選択器５７、５８でそれぞれ選択する。
算を並列して行う。詳述すると、ＡＣＳ演算回路１４
は、ブランチメトリック記憶回路１２からのブランチメ
トリック対と、前回の復号ステップにおいて、ステート
メトリック記憶回路１３に記憶された各状態の生き残り
パスのステートメトリックとを入力データとする。これ
らの入力データは、それぞれ加算回路５１、５２、５
３、及び５４に入力され、加算される。つまり、各状態
ごとに、その状態への２つのパスに対する加算結果を得
る。そして、これらの加算結果をそれぞれ比較回路５
５、５６で比較し、比較の結果に基づいて新しい生き残
りパスを選択器５７、５８でそれぞれ選択する。
【００２６】ＡＣＳ演算回路１４で選択されたステート
メトリックは、次の復号ステップにおける各状態の生き
残りパスに対するステートメトリックとして、次の復号
ステップに使用するため、中間結果のデータとして、ス
テートメトリック記憶回路１３に書き込まれる。即ち、
ステートメトリック記憶回路１３は、その記憶内容が更
新される。
メトリックは、次の復号ステップにおける各状態の生き
残りパスに対するステートメトリックとして、次の復号
ステップに使用するため、中間結果のデータとして、ス
テートメトリック記憶回路１３に書き込まれる。即ち、
ステートメトリック記憶回路１３は、その記憶内容が更
新される。
【００２７】同時に、ＡＣＳ演算回路１４で選択された
結果を表す情報（パスメモリ）は、パスメモリ記憶回路
のパスメモリ記憶領域に書き込まれる。
結果を表す情報（パスメモリ）は、パスメモリ記憶回路
のパスメモリ記憶領域に書き込まれる。
【００２８】ＡＣＳ演算回路１４は、上記ブランチメト
リックの読み込みから、パスメモリ記憶領域への書き込
みまでを１復号ステップとして全復号ステップが終了す
るまで繰り返す。その後、最尤復号回路１６は、パスメ
モリ記憶回路１５に記憶された全情報を用いて、トレリ
スサーチ処理を行って復号系列を出力、ビタビ復号を完
了する。
リックの読み込みから、パスメモリ記憶領域への書き込
みまでを１復号ステップとして全復号ステップが終了す
るまで繰り返す。その後、最尤復号回路１６は、パスメ
モリ記憶回路１５に記憶された全情報を用いて、トレリ
スサーチ処理を行って復号系列を出力、ビタビ復号を完
了する。
【００２９】
【発明の効果】本発明によれば、２ステート分のＡＣＳ
演算を並列に行えるようにしたことで、各ステートの計
算を１ステートづつ行う場合に比べ、処理時間が半分に
なる。また、１復号処理の中で、ステートメトリックを
２度読み込む必要がなく、メモリアクセス時間も短縮で
きる。
演算を並列に行えるようにしたことで、各ステートの計
算を１ステートづつ行う場合に比べ、処理時間が半分に
なる。また、１復号処理の中で、ステートメトリックを
２度読み込む必要がなく、メモリアクセス時間も短縮で
きる。
【００３０】また、ＡＣＳ計算に必要なブランチメトリ
ックのみを記憶させるようにしたことで記憶回路の容量
を小さくできる。また、ブランチメトリックを対にして
書き込み読み出しを行うようにしたことで、読み出しア
ドレス発生回路が１つですみ、しかもインデックスカウ
ンタが利用できるので、回路構成の簡略化、消費電力の
低減を実現できる。
ックのみを記憶させるようにしたことで記憶回路の容量
を小さくできる。また、ブランチメトリックを対にして
書き込み読み出しを行うようにしたことで、読み出しア
ドレス発生回路が１つですみ、しかもインデックスカウ
ンタが利用できるので、回路構成の簡略化、消費電力の
低減を実現できる。
【図１】本発明のビタビ復号装置の一実施の形態を表す
ブロック図である。
ブロック図である。
【図２】図１のブランチメトリックの詳細を示すブロッ
ク図である。
ク図である。
【図３】図２の書き込みアドレス発生回路の詳細を示す
回路図である。
回路図である。
【図４】図２の読み出しアドレス発生回路の詳細を示す
回路図である。
回路図である。
【図５】図１の加算・比較・選択回路の詳細を示すブロ
ック図である。
ック図である。
【図６】従来のビタビ復号器のブロック図である。
１１ ブランチメトリック計算および正規化回路 １２ ブランチメトリック記憶回路 １３ ステートメトリック記憶回路 １４ ＡＣＳ演算回路 １５ パスメモリ記憶回路 １６ 最尤復号回路 ２１，２２ ブランチメトリックメモリ ２３ 書き込みアドレス発生回路 ２４ 読み出しアドレス発生回路 ２５ 読み出し書き込み切り替えスイッチ ２６ 出力先切替スイッチ ３１ カウンタ回路 ３２ 排他的論理和結合回路 ４１ カウンタ回路 ４２，４３ 排他的論理和結合回路 ５１，５２，５３，５４ 加算器 ５５，５６ 比較回路 ５７，５８ 選択回路 ６１ 加算・比較・選択回路（ＡＣＳ回路） ６２ 計量（ブランチメトリック）記憶回路 ６３ 累計計量（メトリック）記憶回路 ６４ パスメモリ回路 ６５ 最尤判定回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 - 13/22
Claims (1)
- 【請求項１】 畳み込み符号化された受信系列をビタビ
アルゴリズムに基づいて最尤復号するビタビ復号装置に
おいて、ブランチメトリックを計算し、その最尤値が最
も小さくなるように正規化するブランチメトリック計算
および正規化手段と、該ブランチメトリック計算および
正規化手段から出力される正規化されたブランチメトリ
ックを対にして記憶するブランチメトリック記憶手段
と、ステートメトリックを記憶するステートメトリック
記憶手段と、前記ブランチメトリック記憶手段から読み
出したブランチメトリック対と、前記ステートメトリッ
ク記憶手段から読み出した前記読み出したブランチメト
リック対に対応するステートメトリックとをそれぞれ加
算し、該加算結果を相互に比較し、さらに該比較結果に
基づいて最も尤度の高いパスを求める処理を並列かつ一
括して行うとともに、新たなステートメトリックを得て
前記ステートメトリック記憶手段の記憶内容を更新する
加算・比較・選択手段と、該加算・比較・選択手段によ
って得られた前記パスの内容を記憶するパスメモリ記憶
手段と、該パスメモリ記憶手段の記憶内容に基づいて復
号を行う最尤復号判定手段とを有し、前記ブランチメト
リック記憶手段が、前記加算・比較・選択手段が計算に
使用する分のブランチメトリックを予め記憶する一対の
記憶手段と、対になっているブランチメトリックを前記
一対の記憶手段の同じアドレスに予めストアさせるため
の書き込みアドレス発生手段と、前記一対の記憶手段の
同じアドレスに記憶された前記対になっているブランチ
メトリックを並列に読み出すための読み出しアドレス発
生手段と、前記書き込みアドレス発生手段及び前記読み
出しアドレス発生手段と前記一対の記憶手段との間に接
続され、前記一対の記憶手段双方のアドレスバスに書き
込みアドレス及び読み出しアドレスのいずれか一方を供
給する切り替えスイッチと、前記一対の記憶手段からの
読み出されたブランチメトリックを該当するトレリスの
ブランチメトリックの出力に切り替えるブランチメトリ
ック出力先切り替え選択手段とを有することを特徴とす
るビタビ復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7300329A JP2798123B2 (ja) | 1995-11-17 | 1995-11-17 | ビタビ復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7300329A JP2798123B2 (ja) | 1995-11-17 | 1995-11-17 | ビタビ復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148943A JPH09148943A (ja) | 1997-06-06 |
| JP2798123B2 true JP2798123B2 (ja) | 1998-09-17 |
Family
ID=17883469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7300329A Expired - Fee Related JP2798123B2 (ja) | 1995-11-17 | 1995-11-17 | ビタビ復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798123B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6792570B2 (en) | 2000-05-12 | 2004-09-14 | Nec Corporation | Viterbi decoder with high speed processing function |
| US7133472B2 (en) | 2000-05-12 | 2006-11-07 | Nec Corporation | High-speed turbo decoder |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10107651A (ja) | 1996-09-27 | 1998-04-24 | Nec Corp | ビタビ復号装置 |
| JP3338374B2 (ja) | 1997-06-30 | 2002-10-28 | 松下電器産業株式会社 | 演算処理方法および装置 |
| JP2002533991A (ja) * | 1998-12-18 | 2002-10-08 | テレフォンアクチーボラゲット エル エム エリクソン（パブル） | 高速帰納的最大復号化のための方法及び装置 |
| US6343368B1 (en) | 1998-12-18 | 2002-01-29 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and system for fast maximum a posteriori decoding |
| EP1058392A1 (en) * | 1999-05-31 | 2000-12-06 | Motorola, Inc. | Method for implementing a plurality of add-compare-select butterfly operations in parallel, in a data processing system |
| WO2003009503A1 (fr) | 2001-07-18 | 2003-01-30 | Matsushita Electric Industrial Co., Ltd. | Appareil et procede de transmission de donnees |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215227A (ja) * | 1987-03-04 | 1988-09-07 | Toshiba Corp | ビタビ復号回路 |
| JPH0420530A (ja) * | 1990-05-14 | 1992-01-24 | Teijin Ltd | ポリアリールエーテルスルホンおよびその製造方法 |
-
1995
- 1995-11-17 JP JP7300329A patent/JP2798123B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 信学技報、ＩＴ８６−４７、Ｐ．４７−５０ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6792570B2 (en) | 2000-05-12 | 2004-09-14 | Nec Corporation | Viterbi decoder with high speed processing function |
| US7133472B2 (en) | 2000-05-12 | 2006-11-07 | Nec Corporation | High-speed turbo decoder |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09148943A (ja) | 1997-06-06 |
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