JP3515720B2 - ビタビ復号器 - Google Patents
ビタビ復号器Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
-
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- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
Description
【０００１】
【発明の属する技術分野】本発明は、畳み込み符号の最
尤復号に用いられるビタビ復号器に関するものである。
尤復号に用いられるビタビ復号器に関するものである。
【０００２】
【従来の技術】ビタビ（Viterbi）復号器は、畳み込み
符号の最尤復号法に使用されるものであり、入力符号系
列が取り得る既知の複数個の符号系列のうち、畳み込み
符号器が発生した符号系列に最も符号距離が近い符号系
列を最尤符号系列（最尤パス）として選択し、この選択
した情報に基づいて復号データを得るものである。ビタ
ビ復号は、通信路に生じるランダム誤りに対する訂正能
力が高く、軟判定復号方式と組み合わせると、特に大き
な符号化利得を得ることができる。例えば、干渉波の影
響を受けやすく、ビットエラーが通信品質に著しい影響
を与える移動体通信システムでは、誤り訂正符号として
畳み込み符号が用いられており、その復号にビタビ復号
が用いられている。
符号の最尤復号法に使用されるものであり、入力符号系
列が取り得る既知の複数個の符号系列のうち、畳み込み
符号器が発生した符号系列に最も符号距離が近い符号系
列を最尤符号系列（最尤パス）として選択し、この選択
した情報に基づいて復号データを得るものである。ビタ
ビ復号は、通信路に生じるランダム誤りに対する訂正能
力が高く、軟判定復号方式と組み合わせると、特に大き
な符号化利得を得ることができる。例えば、干渉波の影
響を受けやすく、ビットエラーが通信品質に著しい影響
を与える移動体通信システムでは、誤り訂正符号として
畳み込み符号が用いられており、その復号にビタビ復号
が用いられている。
【０００３】このビタビ復号アルゴリズムについて簡単
に説明する。例えば生成多項式が以下の式で与えられる
符号化率Ｒ＝１／２、拘束長Ｋ＝３の畳み込み符号を考
える。
に説明する。例えば生成多項式が以下の式で与えられる
符号化率Ｒ＝１／２、拘束長Ｋ＝３の畳み込み符号を考
える。
【０００４】
【数１】Ｇ０（Ｄ）＝１＋Ｄ2
Ｇ１（Ｄ）＝１＋Ｄ＋Ｄ2
図９に、このような符号を発生する畳み込み符号器の構
成例を示す。図９において、入力データである情報ビッ
トは、２個のフリップフロップ等の遅延素子９０１、９
０２により順次遅延され、加算器９０３により入力デー
タと遅延素子９０２からのデータが加算されて出力Ｇ０
として取り出され、加算器９０４、９０５により、それ
ぞれ、入力データと遅延素子９０１からのデータ、加算
器９０４からのデータと遅延素子９０２からのデータが
加算されて出力Ｇ１として取り出される。
成例を示す。図９において、入力データである情報ビッ
トは、２個のフリップフロップ等の遅延素子９０１、９
０２により順次遅延され、加算器９０３により入力デー
タと遅延素子９０２からのデータが加算されて出力Ｇ０
として取り出され、加算器９０４、９０５により、それ
ぞれ、入力データと遅延素子９０１からのデータ、加算
器９０４からのデータと遅延素子９０２からのデータが
加算されて出力Ｇ１として取り出される。
【０００５】このような符号器における各遅延素子９０
１、９０２の内容をそれぞれＳ［１］、Ｓ［０］とする
とき、符号器の状態Ｓ［１：０］としては、（００）、
（０１）、（１０）、（１１）の４つの状態が取り得
る。また、入力が与えられた時の遷移し得る状態はつね
に２通りとなる。
１、９０２の内容をそれぞれＳ［１］、Ｓ［０］とする
とき、符号器の状態Ｓ［１：０］としては、（００）、
（０１）、（１０）、（１１）の４つの状態が取り得
る。また、入力が与えられた時の遷移し得る状態はつね
に２通りとなる。
【０００６】すなわち、入力が０のとき、現在の状態が
（００）または（０１）の場合に状態（００）に遷移
し、現在の状態が（１０）または（１１）の場合に状態
（０１）に遷移する。入力が１のときには、現在の状態
が（００）または（０１）の場合に状態（１０）に遷移
し、現在の状態が（１０）または（１１）の場合に状態
（１１）に遷移する。
（００）または（０１）の場合に状態（００）に遷移
し、現在の状態が（１０）または（１１）の場合に状態
（０１）に遷移する。入力が１のときには、現在の状態
が（００）または（０１）の場合に状態（１０）に遷移
し、現在の状態が（１０）または（１１）の場合に状態
（１１）に遷移する。
【０００７】このような状態遷移を示す手法としてトレ
リス線図があり、トレリス線図で示すと図１０のように
なる。図１０において、実線の矢印（ブランチ）は入力
０の時の遷移を示し、破線のブランチは入力１の時の遷
移を示す。また、各ブランチに沿って記されている数字
は、そのブランチの遷移が生じたときに出力される図１
の符号（Ｇ０，Ｇ１）である。
リス線図があり、トレリス線図で示すと図１０のように
なる。図１０において、実線の矢印（ブランチ）は入力
０の時の遷移を示し、破線のブランチは入力１の時の遷
移を示す。また、各ブランチに沿って記されている数字
は、そのブランチの遷移が生じたときに出力される図１
の符号（Ｇ０，Ｇ１）である。
【０００８】図１０から明らかなように、各状態への遷
移時には、必ず２つのブランチが合流する。ビタビ復号
アルゴリズムにおいては、各状態への２つのブランチの
うち、最尤（最も確からしい）ブランチの組み合わせ
（パス）を選択し、選択されたパス（生き残りパス）の
情報（パス選択信号）を記憶手段に格納する。そして所
定長までパスの選択を行ったのち、パス選択信号記憶手
段の内容に基づいて最尤の生き残りパスを探索（トレー
スバック）する。このトレースバックによって得られる
最尤の各状態の変化より畳み込み符号器に入力された情
報を復号する。
移時には、必ず２つのブランチが合流する。ビタビ復号
アルゴリズムにおいては、各状態への２つのブランチの
うち、最尤（最も確からしい）ブランチの組み合わせ
（パス）を選択し、選択されたパス（生き残りパス）の
情報（パス選択信号）を記憶手段に格納する。そして所
定長までパスの選択を行ったのち、パス選択信号記憶手
段の内容に基づいて最尤の生き残りパスを探索（トレー
スバック）する。このトレースバックによって得られる
最尤の各状態の変化より畳み込み符号器に入力された情
報を復号する。
【０００９】このようなビタビアルゴリズムに基づいて
畳み込み符号を復号するビタビ復号器は、基本的に、送
信符号系列と各ブランチで予測される符号系列との符号
距離（ブランチメトリック）を計算するブランチメトリ
ック計算手段と、各状態へのブランチメトリックの累算
値（パスメトリック）を計算し、生き残りパスを選択す
るＡＣＳ（ADD、COMPARE、SELECT＝加算、比較、選択）
演算手段と、各ステートでのパスメトリックを記憶する
パスメトリック記憶手段と、選択したパスの情報を記憶
するパス選択信号記憶手段と、パス選択信号記憶手段の
内容に基づいて最尤の生き残りパスを探索するトレース
バック手段とから構成される。
畳み込み符号を復号するビタビ復号器は、基本的に、送
信符号系列と各ブランチで予測される符号系列との符号
距離（ブランチメトリック）を計算するブランチメトリ
ック計算手段と、各状態へのブランチメトリックの累算
値（パスメトリック）を計算し、生き残りパスを選択す
るＡＣＳ（ADD、COMPARE、SELECT＝加算、比較、選択）
演算手段と、各ステートでのパスメトリックを記憶する
パスメトリック記憶手段と、選択したパスの情報を記憶
するパス選択信号記憶手段と、パス選択信号記憶手段の
内容に基づいて最尤の生き残りパスを探索するトレース
バック手段とから構成される。
【００１０】ここで、上記ＡＣＳ演算手段においては、
いわゆるパスメトリック・トランジション・ダイアグラ
ムに従って、各ステートでの生き残りパスが選択され、
この生き残りパスのパスメトリックが計算される。この
パスメトリック・トランジション・ダイアグラムは、図
１０に示すようなトレリス線図を基にして作成される。
いわゆるパスメトリック・トランジション・ダイアグラ
ムに従って、各ステートでの生き残りパスが選択され、
この生き残りパスのパスメトリックが計算される。この
パスメトリック・トランジション・ダイアグラムは、図
１０に示すようなトレリス線図を基にして作成される。
【００１１】図１０に示すようなトレリス線図で示され
る符号が用いられている場合には、図１１（ａ）、図１
１（ｂ）に示すようなパスメトリック・トランジション
・ダイアグラムとなる。すなわち、図１０に示すトレリ
ス線図の場合、状態（００）で合流するのは、状態（０
０）から符号（００）を出力して生じるパスと、状態
（０１）から符号（１１）を生じるパスの２通りであ
る。従って、今回の状態（００）でのパスメトリックＰ
Ｍ００（ｎｅｗ）は、前時刻のステートのパスメトリッ
クをＰＭ００（ｏｌｄ）、ＰＭ１０（ｏｌｄ）、ブラン
チメトリックをＢＭ００、ＢＭ１１のように表すと、以
下の２つの式のいずれかとなる。
る符号が用いられている場合には、図１１（ａ）、図１
１（ｂ）に示すようなパスメトリック・トランジション
・ダイアグラムとなる。すなわち、図１０に示すトレリ
ス線図の場合、状態（００）で合流するのは、状態（０
０）から符号（００）を出力して生じるパスと、状態
（０１）から符号（１１）を生じるパスの２通りであ
る。従って、今回の状態（００）でのパスメトリックＰ
Ｍ００（ｎｅｗ）は、前時刻のステートのパスメトリッ
クをＰＭ００（ｏｌｄ）、ＰＭ１０（ｏｌｄ）、ブラン
チメトリックをＢＭ００、ＢＭ１１のように表すと、以
下の２つの式のいずれかとなる。
【００１２】
【数２】
ＰＭ００（ｎｅｗ）ａ＝ＰＭ００（ｏｌｄ）＋ＢＭ００
ＰＭ００（ｎｅｗ）ｂ＝ＰＭ０１（ｏｌｄ）＋ＢＭ１１
すなわち、ＡＣＳ演算途中の２つのパスメトリックＰＭ
００（ｎｅｗ）ａ、ＰＭ００（ｎｅｗ）ｂの最尤の値が
選択され、そのパスメトリックが、今回の状態（００）
のパスメトリックＰＭ００（ｎｅｗ）として決定され
る。
００（ｎｅｗ）ａ、ＰＭ００（ｎｅｗ）ｂの最尤の値が
選択され、そのパスメトリックが、今回の状態（００）
のパスメトリックＰＭ００（ｎｅｗ）として決定され
る。
【００１３】また、状態（１０）で合流するのは、状態
（００）から符号（１１）を出力して生じるパスと、状
態（０１）から符号（００）を生じるパスの２通りであ
る。従って、今回のパスメトリックＰＭ１０（ｎｅｗ）
は、以下の２つの式のいずれかとなる。
（００）から符号（１１）を出力して生じるパスと、状
態（０１）から符号（００）を生じるパスの２通りであ
る。従って、今回のパスメトリックＰＭ１０（ｎｅｗ）
は、以下の２つの式のいずれかとなる。
【００１４】
【数３】
ＰＭ１０（ｎｅｗ）ａ＝ＰＭ００（ｏｌｄ）＋ＢＭ１１
ＰＭ１０（ｎｅｗ）ｂ＝ＰＭ０１（ｏｌｄ）＋ＢＭ００
また、状態（０１）で合流するのは、状態（１０）から
符号（０１）を出力して生じるパスと、状態（１１）か
ら符号（１０）を生じるパスの２通りである。従って、
今回のパスメトリックＰＭ０１（ｎｅｗ）は、以下の２
つの式のいずれかとなる。
符号（０１）を出力して生じるパスと、状態（１１）か
ら符号（１０）を生じるパスの２通りである。従って、
今回のパスメトリックＰＭ０１（ｎｅｗ）は、以下の２
つの式のいずれかとなる。
【００１５】
【数４】
ＰＭ０１（ｎｅｗ）ａ＝ＰＭ１０（ｏｌｄ）＋ＢＭ０１
ＰＭ０１（ｎｅｗ）ｂ＝ＰＭ１１（ｏｌｄ）＋ＢＭ１０
また、状態（１１）で合流するのは、状態（１０）から
符号（１０）を出力して生じるパスと、状態（１１）か
ら符号（０１）を生じるパスの２通りである。従って、
今回のパスメトリックＰＭ１１（ｎｅｗ）は、以下の２
つの式のいずれかとなる。
符号（１０）を出力して生じるパスと、状態（１１）か
ら符号（０１）を生じるパスの２通りである。従って、
今回のパスメトリックＰＭ１１（ｎｅｗ）は、以下の２
つの式のいずれかとなる。
【００１６】
【数５】
ＰＭ１１（ｎｅｗ）ａ＝ＰＭ１０（ｏｌｄ）＋ＢＭ１０
ＰＭ１１（ｎｅｗ）ｂ＝ＰＭ１１（ｏｌｄ）＋ＢＭ０１
このことに基づいて、図１１（ａ）、図１１（ｂ）に示
すようなパスメトリック・トランジション・ダイアグラ
ムを作ることができる。
すようなパスメトリック・トランジション・ダイアグラ
ムを作ることができる。
【００１７】ここで、上式と図１１のパスメトリック・
トランジション・ダイアグラムから分かる様に、ＰＭ０
０（ｎｅｗ）とＰＭ１０（ｎｅｗ）の違いは、ＰＭ００
（ｏｌｄ）とＰＭ０１（ｏｌｄ）にＢＭ１１とＢＭ００
を加算する場合におけるＰＭｘｘ（ｏｌｄ）とＢＭｘｘ
の対応のみである。
トランジション・ダイアグラムから分かる様に、ＰＭ０
０（ｎｅｗ）とＰＭ１０（ｎｅｗ）の違いは、ＰＭ００
（ｏｌｄ）とＰＭ０１（ｏｌｄ）にＢＭ１１とＢＭ００
を加算する場合におけるＰＭｘｘ（ｏｌｄ）とＢＭｘｘ
の対応のみである。
【００１８】また、ＰＭ０１（ｎｅｗ）とＰＭ１１（ｎ
ｅｗ）の違いについても同様に、ＰＭ１０（ｏｌｄ）と
ＰＭ１１（ｏｌｄ）にＢＭ０１とＢＭ１０を加算する場
合におけるＰＭｘｘ（ｏｌｄ）とＢＭｘｘの対応のみで
ある。
ｅｗ）の違いについても同様に、ＰＭ１０（ｏｌｄ）と
ＰＭ１１（ｏｌｄ）にＢＭ０１とＢＭ１０を加算する場
合におけるＰＭｘｘ（ｏｌｄ）とＢＭｘｘの対応のみで
ある。
【００１９】さらに、それぞれ２つのＰＭｘｘ（ｏｌ
ｄ）は連続する偶数、奇数ステートという関係を持って
おり、ＰＭｘｘ（ｎｅｗ）は最上ビットのみが異なる上
位、下位ステートという関係を持っている。
ｄ）は連続する偶数、奇数ステートという関係を持って
おり、ＰＭｘｘ（ｎｅｗ）は最上ビットのみが異なる上
位、下位ステートという関係を持っている。
【００２０】これらのことは、連続する偶数、奇数ステ
ートの関係を持つ２つのＰＭｘｘ（ｏｌｄ）と２つのＢ
Ｍｘｘより、上位、下位ステートの関係を持つ２つのＰ
Ｍｘｘ（ｎｅｗ）を算出可能であることを示している。
ートの関係を持つ２つのＰＭｘｘ（ｏｌｄ）と２つのＢ
Ｍｘｘより、上位、下位ステートの関係を持つ２つのＰ
Ｍｘｘ（ｎｅｗ）を算出可能であることを示している。
【００２１】次に、パス選択信号と各状態遷移について
説明する。上記説明において今回の状態に決定されるべ
きパスメトリックの組は、それぞれ前時刻において状態
の最下位ビットのみが異なるという関係になっている。
そこで、各状態の最尤パスメトリック選択情報（パス選
択信号）をＰＳ００（ｎｅｗ）、ＰＳ０１（ｎｅｗ）、
ＰＳ１０（ｎｅｗ）、ＰＳ１１（ｎｅｗ）とし、その値
とパスメトリック選択との関係を以下の様にする。
説明する。上記説明において今回の状態に決定されるべ
きパスメトリックの組は、それぞれ前時刻において状態
の最下位ビットのみが異なるという関係になっている。
そこで、各状態の最尤パスメトリック選択情報（パス選
択信号）をＰＳ００（ｎｅｗ）、ＰＳ０１（ｎｅｗ）、
ＰＳ１０（ｎｅｗ）、ＰＳ１１（ｎｅｗ）とし、その値
とパスメトリック選択との関係を以下の様にする。
【００２２】
【数６】ＰＳｘｘ（ｎｅｗ）＝０ → ＰＭｘｘ（ｎｅ
ｗ）ａを選択 ＰＳｘｘ（ｎｅｗ）＝１ → ＰＭｘｘ（ｎｅｗ）ｂを
選択 このとき、ＰＳｘｘ（ｎｅｗ）の値は、対応する前時刻
における状態の最下位ビットの値と同じになる。
ｗ）ａを選択 ＰＳｘｘ（ｎｅｗ）＝１ → ＰＭｘｘ（ｎｅｗ）ｂを
選択 このとき、ＰＳｘｘ（ｎｅｗ）の値は、対応する前時刻
における状態の最下位ビットの値と同じになる。
【００２３】つまり、時刻ｎにおける状態をＳ（ｎ）、
状態Ｓにおけるパス選択信号をＰＳ（Ｓ）とすると時刻
ｎ−１、時刻ｎにおけるそれぞれの状態、及びパス選択
信号の関係は以下の様になる。
状態Ｓにおけるパス選択信号をＰＳ（Ｓ）とすると時刻
ｎ−１、時刻ｎにおけるそれぞれの状態、及びパス選択
信号の関係は以下の様になる。
【００２４】
【数７】Ｓ（ｎ−１）＝｛Ｓ（ｎ），ＰＳ（Ｓ）｝
ここで、｛ａ，ｂ｝はａの最下位ビット側にｂを連接
し、ａの最上位ビット側をｂのビット幅分削除するとい
う演算を表す。
し、ａの最上位ビット側をｂのビット幅分削除するとい
う演算を表す。
【００２５】これらのことは、あるステートのパス選択
信号から、そのステートに到達した前回のステートを決
定できることを示している。
信号から、そのステートに到達した前回のステートを決
定できることを示している。
【００２６】上式より、パス選択信号が所定の量だけ格
納された状態において、時刻ｎにおける最尤の状態を決
定すれば、各時刻のパス選択信号の値から過去に選択さ
れた状態を決定することができる。この演算をトレース
バックと呼び、その一例を図１２に示す。
納された状態において、時刻ｎにおける最尤の状態を決
定すれば、各時刻のパス選択信号の値から過去に選択さ
れた状態を決定することができる。この演算をトレース
バックと呼び、その一例を図１２に示す。
【００２７】なお、時刻ｎにおける最尤の状態を決定す
るために、畳み込み符号の系列を終了する際に符号器の
状態を所定の値（例えば００等）に収束するように情報
ビットに付加ビット（Tailbit）を追加するという手法
を取る場合がある。
るために、畳み込み符号の系列を終了する際に符号器の
状態を所定の値（例えば００等）に収束するように情報
ビットに付加ビット（Tailbit）を追加するという手法
を取る場合がある。
【００２８】冒頭に述べた様に、畳み込み符号器の状態
の遷移は、情報ビットが逐次遅延素子に入力されること
によって発生するため、この状態の遷移を過去に溯って
決定するということは、そのまま情報ビットを決定する
ということを意味する。
の遷移は、情報ビットが逐次遅延素子に入力されること
によって発生するため、この状態の遷移を過去に溯って
決定するということは、そのまま情報ビットを決定する
ということを意味する。
【００２９】上記過程を経て、ビタビ復号によって、受
信符号系列より情報ビットを復号することが実現でき
る。
信符号系列より情報ビットを復号することが実現でき
る。
【００３０】
【発明が解決しようとする課題】ところで、従来のビタ
ビ復号器において、ＡＣＳ演算を時分割処理で行い、か
つＡＣＳ演算の結果から得られたパスメトリックを記憶
するパスメトリックメモリにＲＡＭ（Random Access Me
mory）を使用するものが知られている。このようなビタ
ビ復号器では、ＡＣＳ演算の結果から得られた次の時刻
でＡＣＳ演算に使用するパスメトリックをＲＡＭの１ア
ドレスに割り当てている。すなわち１つのステートのパ
スメトリックを１つのＲＡＭの１アドレスに配置してい
る。
ビ復号器において、ＡＣＳ演算を時分割処理で行い、か
つＡＣＳ演算の結果から得られたパスメトリックを記憶
するパスメトリックメモリにＲＡＭ（Random Access Me
mory）を使用するものが知られている。このようなビタ
ビ復号器では、ＡＣＳ演算の結果から得られた次の時刻
でＡＣＳ演算に使用するパスメトリックをＲＡＭの１ア
ドレスに割り当てている。すなわち１つのステートのパ
スメトリックを１つのＲＡＭの１アドレスに配置してい
る。
【００３１】この場合、１回のＡＣＳ演算では、過去の
２つのステートのパスメトリックから新しいパスメトリ
ックを作成することから、過去の２つのパスメトリック
を読み出して新しい１つのパスメトリックを書き込むた
めに、１回のＡＣＳ演算当たり３回のメモリアクセスが
必要とされる。ここで、いわゆるデュアルポートＲＡＭ
を使用して、書き込みと読み出しを分離し並列的に行う
様にしても、読み出しが２回必要となる。このため、メ
モリアクセス回数が多くなり、高速のＲＡＭが必要とさ
れ、低消費電力化や高速化の障害となっている。
２つのステートのパスメトリックから新しいパスメトリ
ックを作成することから、過去の２つのパスメトリック
を読み出して新しい１つのパスメトリックを書き込むた
めに、１回のＡＣＳ演算当たり３回のメモリアクセスが
必要とされる。ここで、いわゆるデュアルポートＲＡＭ
を使用して、書き込みと読み出しを分離し並列的に行う
様にしても、読み出しが２回必要となる。このため、メ
モリアクセス回数が多くなり、高速のＲＡＭが必要とさ
れ、低消費電力化や高速化の障害となっている。
【００３２】さらに工夫を加えた手法として、特開平９
−２３２９７３号公報には、先述した、連続する偶数、
奇数ステートの関係を持つ２つのＰＭｘｘ（ｏｌｄ）と
２つのＢＭｘｘより、上位、下位ステートの関係を持つ
２つのＰＭｘｘ（ｎｅｗ）を算出可能であることを用い
て、２つのパスメトリックを読み出し、２つのパスメト
リックを算出するという計算手法が開示されている。こ
の手法では、パスメトリックの上位、下位用にメモリを
２個設け、さらに、パスメトリックの連続する偶数、奇
数を同時に読み出す仕組みを設けることで、１回の読み
出し、１回の書き込みで２つのパスメトリックを算出す
ることができる。
−２３２９７３号公報には、先述した、連続する偶数、
奇数ステートの関係を持つ２つのＰＭｘｘ（ｏｌｄ）と
２つのＢＭｘｘより、上位、下位ステートの関係を持つ
２つのＰＭｘｘ（ｎｅｗ）を算出可能であることを用い
て、２つのパスメトリックを読み出し、２つのパスメト
リックを算出するという計算手法が開示されている。こ
の手法では、パスメトリックの上位、下位用にメモリを
２個設け、さらに、パスメトリックの連続する偶数、奇
数を同時に読み出す仕組みを設けることで、１回の読み
出し、１回の書き込みで２つのパスメトリックを算出す
ることができる。
【００３３】しかしながら、この手法では、ＡＣＳ演算
を行うために２つのパスメトリックメモリを用意する必
要がある。一般に同じ容量のメモリを作成する場合、メ
モリを分割すれば回路規模、面積が増加し、低消費電力
化にも不利となる。
を行うために２つのパスメトリックメモリを用意する必
要がある。一般に同じ容量のメモリを作成する場合、メ
モリを分割すれば回路規模、面積が増加し、低消費電力
化にも不利となる。
【００３４】次に、トレースバックについて説明する。
先述した、あるステートのパス選択信号から、そのステ
ートに到達した前回のステートを決定できることから、
パス選択信号を格納したメモリ（パス選択信号記憶部）
の１アドレスにｎステート分のパス選択信号を格納する
（例えば、１６ステート＝１ワード）ようにし、トレー
スバックを実行する場合、図１３（ａ）に示すような構
成となる。
先述した、あるステートのパス選択信号から、そのステ
ートに到達した前回のステートを決定できることから、
パス選択信号を格納したメモリ（パス選択信号記憶部）
の１アドレスにｎステート分のパス選択信号を格納する
（例えば、１６ステート＝１ワード）ようにし、トレー
スバックを実行する場合、図１３（ａ）に示すような構
成となる。
【００３５】この構成で重要な点は、ビタビステートか
らパス選択信号記憶部のアドレスが決定され、さらに、
読み出されたパス選択信号より次のビタビステートが決
定できるということである。すなわち、１処理単位（サ
イクル）の間にアドレス決定、メモリ読み出しを行わな
ければならない。ここで、メモリの動作遅延は一般に図
１３（ｂ）で表される。まず、遅延Ａで示されるアドレ
スの配線遅延、次に、遅延Ｃで示されるメモリの出力遅
延およびデータの配線遅延がある。そしてこれらの動作
遅延は一般的に大きい。
らパス選択信号記憶部のアドレスが決定され、さらに、
読み出されたパス選択信号より次のビタビステートが決
定できるということである。すなわち、１処理単位（サ
イクル）の間にアドレス決定、メモリ読み出しを行わな
ければならない。ここで、メモリの動作遅延は一般に図
１３（ｂ）で表される。まず、遅延Ａで示されるアドレ
スの配線遅延、次に、遅延Ｃで示されるメモリの出力遅
延およびデータの配線遅延がある。そしてこれらの動作
遅延は一般的に大きい。
【００３６】そこで、トレースバック動作速度の上限
は、図１３（ｃ）に示すようにして決定される。先述し
た遅延Ａ、遅延Ｃに加え、パス選択信号記憶部から読み
出された１ワードから１ステート分のパス選択信号を取
り出すためのセレクタに関する遅延Ｂ、遅延Ｄがあり、
ビタビステートを格納するシフトレジスタのセットアッ
プ時間を考慮して、以下の２つの遅延のうち、大きな方
の遅延によって動作速度の上限が決定される。
は、図１３（ｃ）に示すようにして決定される。先述し
た遅延Ａ、遅延Ｃに加え、パス選択信号記憶部から読み
出された１ワードから１ステート分のパス選択信号を取
り出すためのセレクタに関する遅延Ｂ、遅延Ｄがあり、
ビタビステートを格納するシフトレジスタのセットアッ
プ時間を考慮して、以下の２つの遅延のうち、大きな方
の遅延によって動作速度の上限が決定される。
【００３７】（１）パス選択信号記憶部を中心とした遅
延：遅延Ａ＋遅延Ｃ＋遅延Ｄ （２）セレクタを中心とした遅延：遅延Ｂ＋遅延Ｄ 上記から、パス選択信号記憶部を中心とした遅延のほう
が大きく、そのために動作速度が制限を受け、高速なト
レースバックが困難となっている。
延：遅延Ａ＋遅延Ｃ＋遅延Ｄ （２）セレクタを中心とした遅延：遅延Ｂ＋遅延Ｄ 上記から、パス選択信号記憶部を中心とした遅延のほう
が大きく、そのために動作速度が制限を受け、高速なト
レースバックが困難となっている。
【００３８】この問題を解決するために、パス選択信号
記憶部にレジスタファイルを用いるなどして高速動作を
行う手法もあるが、回路規模、面積が増加し、低消費電
力化にも不利となる。
記憶部にレジスタファイルを用いるなどして高速動作を
行う手法もあるが、回路規模、面積が増加し、低消費電
力化にも不利となる。
【００３９】本発明は、上述した実情に鑑みてなされた
ものであり、一般のＲＡＭ等のメモリをパスメトリック
記憶部とパス選択信号記憶部に用いながら、メモリアク
セス回数を減らしたＡＣＳ演算と高速動作のトレースバ
ック演算を行い、低消費電力化や、ビタビ復号動作の高
速化が可能なビタビ復号器の提供を目的とするものであ
る。
ものであり、一般のＲＡＭ等のメモリをパスメトリック
記憶部とパス選択信号記憶部に用いながら、メモリアク
セス回数を減らしたＡＣＳ演算と高速動作のトレースバ
ック演算を行い、低消費電力化や、ビタビ復号動作の高
速化が可能なビタビ復号器の提供を目的とするものであ
る。
【００４０】
【課題を解決するための手段】前記の目的を達成するた
め、本発明の第１のビタビ符号器は、入力符号に基づい
てブランチメトリックを演算するブランチメトリック演
算手段と、前記ブランチメトリック演算手段により算出
された前記ブランチメトリックに基づいて、各ステート
の上位ステート及び下位ステートのパスメトリックを同
時に時分割処理により算出する加算／比較／選択（ＡＣ
Ｓ）演算手段と、前記ＡＣＳ演算手段により逐次算出さ
れる上位ステート及び下位ステートの連続する２組のパ
スメトリックを、下位ステート及び上位ステートのそれ
ぞれにおいて連続する偶数ステート及び奇数ステートの
パスメトリックとして、時系列に並び換えるパスメトリ
ック並び換え手段と、前記パスメトリック並び換え手段
により並び換えられたパスメトリックを記憶するパスメ
トリック記憶手段とを備えたことを特徴とする。
め、本発明の第１のビタビ符号器は、入力符号に基づい
てブランチメトリックを演算するブランチメトリック演
算手段と、前記ブランチメトリック演算手段により算出
された前記ブランチメトリックに基づいて、各ステート
の上位ステート及び下位ステートのパスメトリックを同
時に時分割処理により算出する加算／比較／選択（ＡＣ
Ｓ）演算手段と、前記ＡＣＳ演算手段により逐次算出さ
れる上位ステート及び下位ステートの連続する２組のパ
スメトリックを、下位ステート及び上位ステートのそれ
ぞれにおいて連続する偶数ステート及び奇数ステートの
パスメトリックとして、時系列に並び換えるパスメトリ
ック並び換え手段と、前記パスメトリック並び換え手段
により並び換えられたパスメトリックを記憶するパスメ
トリック記憶手段とを備えたことを特徴とする。
【００４１】前記第１のビタビ符号器において、前記パ
スメトリック記憶手段は、それぞれ１アドレス当たり、
連続する偶数ステートのパスメトリックと奇数ステート
のパスメトリックとを１記憶単位として記憶し、読み出
し及び書き込みを行うことが好ましい。
スメトリック記憶手段は、それぞれ１アドレス当たり、
連続する偶数ステートのパスメトリックと奇数ステート
のパスメトリックとを１記憶単位として記憶し、読み出
し及び書き込みを行うことが好ましい。
【００４２】
【００４３】また、前記第１のビタビ符号器において、
前記ＡＣＳ演算手段により算出された、上位ステート及
び下位ステートのパスメトリックの複数組からなる時系
列を一時的に遅延させ、連続する偶数ステート及び奇数
ステートのパスメトリックの複数組からなる時系列にパ
スメトリックを並び換えるパスメトリック並び換え手段
を用いて、前記パスメトリック記憶手段一つに対する２
回の読み出し、２回の書き込みにより４つのパスメトリ
ックを更新することが好ましい。
前記ＡＣＳ演算手段により算出された、上位ステート及
び下位ステートのパスメトリックの複数組からなる時系
列を一時的に遅延させ、連続する偶数ステート及び奇数
ステートのパスメトリックの複数組からなる時系列にパ
スメトリックを並び換えるパスメトリック並び換え手段
を用いて、前記パスメトリック記憶手段一つに対する２
回の読み出し、２回の書き込みにより４つのパスメトリ
ックを更新することが好ましい。
【００４４】また、前記第１のビタビ符号器において、
前記ＡＣＳ演算手段はまた、前時刻のパスメトリックと
組み合わせて最尤のパスを選択し、該選択した（生き残
り）パスの情報であるパス選択信号を生成し、前記第１
のビタビ復号器はさらに、前記パス選択信号を記憶する
パス選択信号記憶手段と、前記パス選択信号記憶手段か
ら読み出した過去のパス選択信号を使用して過去の状態
遷移を探索し、復号データを出力するトレースバック演
算手段とを備え、前記トレースバック演算手段は、前記
パス選択信号記憶手段より得られるパス選択信号に基づ
いて、生き残りパスに従ったビタビステートを格納する
ビタビステート格納手段と、前記ビタビステート格納手
段の内容に基づいて、次に更新されるビタビステートの
一部を予測するビタビステート予測手段と、前記ビタビ
ステート予測手段により予測されたビタビステートの一
部に基づいて、前記パス選択信号が記憶されている前記
パス選択信号記憶手段のアドレスを算出するパス選択信
号記憶アドレス算出手段とを備えることが好ましい。
前記ＡＣＳ演算手段はまた、前時刻のパスメトリックと
組み合わせて最尤のパスを選択し、該選択した（生き残
り）パスの情報であるパス選択信号を生成し、前記第１
のビタビ復号器はさらに、前記パス選択信号を記憶する
パス選択信号記憶手段と、前記パス選択信号記憶手段か
ら読み出した過去のパス選択信号を使用して過去の状態
遷移を探索し、復号データを出力するトレースバック演
算手段とを備え、前記トレースバック演算手段は、前記
パス選択信号記憶手段より得られるパス選択信号に基づ
いて、生き残りパスに従ったビタビステートを格納する
ビタビステート格納手段と、前記ビタビステート格納手
段の内容に基づいて、次に更新されるビタビステートの
一部を予測するビタビステート予測手段と、前記ビタビ
ステート予測手段により予測されたビタビステートの一
部に基づいて、前記パス選択信号が記憶されている前記
パス選択信号記憶手段のアドレスを算出するパス選択信
号記憶アドレス算出手段とを備えることが好ましい。
【００４５】また、前記ビタビステート予測手段は、前
記パス選択信号記憶手段の読み出し制御信号と前記ビタ
ビステート格納手段のシフト制御信号とによって状態を
変化させるアップダウンカウンタと、前記アップダウン
カウンタの値に従って、前記ビタビステート格納手段の
内容と次に更新されるビタビステートの一部との対応を
変化させるセレクタを備えることが好ましい。
記パス選択信号記憶手段の読み出し制御信号と前記ビタ
ビステート格納手段のシフト制御信号とによって状態を
変化させるアップダウンカウンタと、前記アップダウン
カウンタの値に従って、前記ビタビステート格納手段の
内容と次に更新されるビタビステートの一部との対応を
変化させるセレクタを備えることが好ましい。
【００４６】さらに、前記ビタビステート予測手段によ
り予測されたビタビステートの一部に基づいて、前記パ
ス選択信号記憶アドレス算出手段がアドレスを算出する
過程、該算出したアドレスに基づいて、前記パス選択信
号記憶手段のパス選択信号を読み出す過程、および該読
み出したパス選択信号に基づいて、生き残りパスに従っ
たビタビステートを前記ビタビステート格納手段に格納
する過程の少なくとも一つの過程においてパイプライン
処理を使用することが好ましい。
り予測されたビタビステートの一部に基づいて、前記パ
ス選択信号記憶アドレス算出手段がアドレスを算出する
過程、該算出したアドレスに基づいて、前記パス選択信
号記憶手段のパス選択信号を読み出す過程、および該読
み出したパス選択信号に基づいて、生き残りパスに従っ
たビタビステートを前記ビタビステート格納手段に格納
する過程の少なくとも一つの過程においてパイプライン
処理を使用することが好ましい。
【００４７】前記の目的を達成するため、本発明の第２
のビタビ復号器は、入力符号に基づいて、ブランチメト
リックを演算するブランチメトリック演算手段と、前記
ブランチメトリック演算手段により算出された前記ブラ
ンチメトリックに基づいて、各ステートの上位ステート
及び下位ステートのパスメトリックを同時に時分割処理
により算出すると共に、前時刻のパスメトリックと組み
合わせて最尤のパスを選択し、該選択した（生き残り）
パスの情報であるパス選択信号を生成する加算／比較／
選択（ＡＣＳ）演算手段と、前記ＡＣＳ演算手段により
逐次算出される上位ステート及び下位ステートの連続す
る２組のパスメトリックを、下位ステート及び上位ステ
ートのそれぞれにおいて連続する偶数ステート及び奇数
ステートのパスメトリックとして、時系列に並び換える
パスメトリック並び換え手段と、前記パスメトリック並
び換え手段により並び換えられたパスメトリック及び前
記パス選択信号を記憶する一つのパスメトリック／パス
選択信号共通記憶手段と、前記パスメトリック／パス選
択信号共通記憶手段から読み出した過去のパス選択信号
を使用して過去の状態遷移を探索し、復号データを出力
するトレースバック演算手段であって、前記パスメトリ
ック／パス選択信号共通記憶手段より得られるパス選択
信号に基づいて、生き残りパスに従ったビタビステート
を格納するビタビステート格納手段と、前記ビタビステ
ート格納手段の内容に基づいて、次に更新されるビタビ
ステートの一部を予測するビタビステート予測手段と、
前記ビタビステート予測手段により予測されたビタビス
テートの一部に基づいて、前記パス選択信号が記憶され
ている前記パス選択信号記憶手段のアドレスを算出する
パス選択信号記憶アドレス算出手段とを備えたトレース
バック演算手段と、前記パスメトリック並び換え手段か
らのパスメトリックと前記ＡＣＳ演算手段からのパス選
択信号を受けて、前記パスメトリック／パス選択信号共
通記憶手段に対して特定アドレスを生成し書き込みを行
うと共に、前記パスメトリック／パス選択信号共通記憶
手段に記憶されている前記パスメトリックと前記パス選
択信号の読み出しを行い、前記ＡＣＳ演算手段に前記パ
スメトリックを、また前記トレースバック演算手段に前
記パス選択信号を供給させるアドレス生成／記憶制御手
段とを備えたビタビ復号器であって、前記ＡＣＳ演算手
段、前記パスメトリック演算手段、及び前記トレースバ
ック演算手段は、前記アドレス生成／記憶制御手段によ
り、前記パスメトリック／パス選択信号共通記憶手段に
対して時分割にアクセスすることを特徴とする。
のビタビ復号器は、入力符号に基づいて、ブランチメト
リックを演算するブランチメトリック演算手段と、前記
ブランチメトリック演算手段により算出された前記ブラ
ンチメトリックに基づいて、各ステートの上位ステート
及び下位ステートのパスメトリックを同時に時分割処理
により算出すると共に、前時刻のパスメトリックと組み
合わせて最尤のパスを選択し、該選択した（生き残り）
パスの情報であるパス選択信号を生成する加算／比較／
選択（ＡＣＳ）演算手段と、前記ＡＣＳ演算手段により
逐次算出される上位ステート及び下位ステートの連続す
る２組のパスメトリックを、下位ステート及び上位ステ
ートのそれぞれにおいて連続する偶数ステート及び奇数
ステートのパスメトリックとして、時系列に並び換える
パスメトリック並び換え手段と、前記パスメトリック並
び換え手段により並び換えられたパスメトリック及び前
記パス選択信号を記憶する一つのパスメトリック／パス
選択信号共通記憶手段と、前記パスメトリック／パス選
択信号共通記憶手段から読み出した過去のパス選択信号
を使用して過去の状態遷移を探索し、復号データを出力
するトレースバック演算手段であって、前記パスメトリ
ック／パス選択信号共通記憶手段より得られるパス選択
信号に基づいて、生き残りパスに従ったビタビステート
を格納するビタビステート格納手段と、前記ビタビステ
ート格納手段の内容に基づいて、次に更新されるビタビ
ステートの一部を予測するビタビステート予測手段と、
前記ビタビステート予測手段により予測されたビタビス
テートの一部に基づいて、前記パス選択信号が記憶され
ている前記パス選択信号記憶手段のアドレスを算出する
パス選択信号記憶アドレス算出手段とを備えたトレース
バック演算手段と、前記パスメトリック並び換え手段か
らのパスメトリックと前記ＡＣＳ演算手段からのパス選
択信号を受けて、前記パスメトリック／パス選択信号共
通記憶手段に対して特定アドレスを生成し書き込みを行
うと共に、前記パスメトリック／パス選択信号共通記憶
手段に記憶されている前記パスメトリックと前記パス選
択信号の読み出しを行い、前記ＡＣＳ演算手段に前記パ
スメトリックを、また前記トレースバック演算手段に前
記パス選択信号を供給させるアドレス生成／記憶制御手
段とを備えたビタビ復号器であって、前記ＡＣＳ演算手
段、前記パスメトリック演算手段、及び前記トレースバ
ック演算手段は、前記アドレス生成／記憶制御手段によ
り、前記パスメトリック／パス選択信号共通記憶手段に
対して時分割にアクセスすることを特徴とする。
【００４８】上記構成によれば、ビタビ復号器のＡＣＳ
演算を時分割処理で行い、パスメトリック並び換え手段
を用いて、パスメトリック記憶手段またはパスメトリッ
ク／パス選択信号共通記憶手段へ書き込むパスメトリッ
クステートの順番を変更すると共に、ビタビ復号器のト
レースバック演算を、ビタビステート予測手段を用い
て、パイプライン処理でパス選択信号記憶手段またはパ
スメトリック／パス選択信号共通記憶手段からのパス選
択信号の読み出しにより行うことで、ＡＣＳ演算のメモ
リアクセス回数を減らすと共に、トレースバック演算を
高速に行うことができ、低消費電力化や、ビタビ復号処
理の高速化が可能となる。
演算を時分割処理で行い、パスメトリック並び換え手段
を用いて、パスメトリック記憶手段またはパスメトリッ
ク／パス選択信号共通記憶手段へ書き込むパスメトリッ
クステートの順番を変更すると共に、ビタビ復号器のト
レースバック演算を、ビタビステート予測手段を用い
て、パイプライン処理でパス選択信号記憶手段またはパ
スメトリック／パス選択信号共通記憶手段からのパス選
択信号の読み出しにより行うことで、ＡＣＳ演算のメモ
リアクセス回数を減らすと共に、トレースバック演算を
高速に行うことができ、低消費電力化や、ビタビ復号処
理の高速化が可能となる。
【００４９】
【発明の実施の形態】以下、本発明に係る実施の形態に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００５０】図１は、本発明の実施の形態が適用される
ビタビ復号器の概略構成を示すブロック図である。
ビタビ復号器の概略構成を示すブロック図である。
【００５１】一般にビタビ復号器は、ビタビアルゴリズ
ムを利用して、各状態での２つのブランチのうち最尤
（最も確からしい）ブランチの組み合わせ（パス）を選
択し、所定長まで生き残りパスの選択を行い、各状態で
選択したパスのうち最尤のパスを検出することで、受信
符号を復号するものである。
ムを利用して、各状態での２つのブランチのうち最尤
（最も確からしい）ブランチの組み合わせ（パス）を選
択し、所定長まで生き残りパスの選択を行い、各状態で
選択したパスのうち最尤のパスを検出することで、受信
符号を復号するものである。
【００５２】このようなビタビアルゴリズムに基づいて
畳み込み符号を復号するビタビ復号器は、基本的には、
図１に示す様に、端子１０１からの受信データの系列
（受信系列）と、前述した各ブランチとの間のメトリッ
クを計算するブランチメトリック演算部１０２と、生き
残りパスを選択して生き残りパスのパスメトリックを演
算するＡＣＳ（ADD、COMPARE、SELECT＝加算、比較、選
択）演算部１０３と、ＡＣＳ演算部１０３より逐次算出
されるパスメトリックを一時的に遅延させ、算出時と異
なる時系列にパスメトリックを並び換えるパスメトリッ
ク並び換え部１０４と、各ステート（状態）でのパスメ
トリックをそれぞれ記憶するパスメトリック記憶部１０
５と、選択したパスの情報（パス選択信号）を記憶する
パス選択信号記憶部１０６と、このパス選択信号記憶部
１０６から読み出した過去のパス選択信号を使用して過
去の状態遷移を探索し、端子１０８より復号データを出
力するトレースバック演算部１０７とを有して構成され
ている。
畳み込み符号を復号するビタビ復号器は、基本的には、
図１に示す様に、端子１０１からの受信データの系列
（受信系列）と、前述した各ブランチとの間のメトリッ
クを計算するブランチメトリック演算部１０２と、生き
残りパスを選択して生き残りパスのパスメトリックを演
算するＡＣＳ（ADD、COMPARE、SELECT＝加算、比較、選
択）演算部１０３と、ＡＣＳ演算部１０３より逐次算出
されるパスメトリックを一時的に遅延させ、算出時と異
なる時系列にパスメトリックを並び換えるパスメトリッ
ク並び換え部１０４と、各ステート（状態）でのパスメ
トリックをそれぞれ記憶するパスメトリック記憶部１０
５と、選択したパスの情報（パス選択信号）を記憶する
パス選択信号記憶部１０６と、このパス選択信号記憶部
１０６から読み出した過去のパス選択信号を使用して過
去の状態遷移を探索し、端子１０８より復号データを出
力するトレースバック演算部１０７とを有して構成され
ている。
【００５３】まず、ＡＣＳ演算部１０３におけるＡＣＳ
演算について説明する。
演算について説明する。
【００５４】ここで、畳み込み符号／ビタビ復号の具体
例として、拘束長Ｋ＝９、符号化率Ｒ＝１／２の場合に
ついて説明する。拘束長Ｋ＝９の場合のステート（状
態）数は、２K-1となり、Ｋ＝９の時、２8＝２５６ステ
ートとなる。これらの２５６ステートを、２桁の１６進
数を用いて００〜ＦＦと表し、ステートｘｘのパスメト
リックをＰＭ［ｘｘ］と表す。また、新たなステートの
パスメトリックをＰＭ［ｘｘ］（ｎｅｗ）、その前時刻
のステートのパスメトリックをＰＭ［ｘｘ］（ｏｌｄ）
と表す。
例として、拘束長Ｋ＝９、符号化率Ｒ＝１／２の場合に
ついて説明する。拘束長Ｋ＝９の場合のステート（状
態）数は、２K-1となり、Ｋ＝９の時、２8＝２５６ステ
ートとなる。これらの２５６ステートを、２桁の１６進
数を用いて００〜ＦＦと表し、ステートｘｘのパスメト
リックをＰＭ［ｘｘ］と表す。また、新たなステートの
パスメトリックをＰＭ［ｘｘ］（ｎｅｗ）、その前時刻
のステートのパスメトリックをＰＭ［ｘｘ］（ｏｌｄ）
と表す。
【００５５】上記拘束長Ｋ＝９、符号化率Ｒ＝１／２の
場合、ＡＣＳ演算においては、各状態（ステート）に遷
移する２つのパスのうち、最尤のパスを選択する演算を
行う。例えば、新たなステート００（ｎｅｗ）に遷移す
るパスは、図１１に示すように、前時刻のステート００
（ｏｌｄ）からと、０１（ｏｌｄ）からの２つのパスで
あり、この前時刻のステート００（ｏｌｄ）、０１（ｏ
ｌｄ）からステート００（ｎｅｗ）に遷移するために
は、受信符号（Ｇ０，Ｇ１）が例えばそれぞれ、（０
０）、（１１）である必要がある。
場合、ＡＣＳ演算においては、各状態（ステート）に遷
移する２つのパスのうち、最尤のパスを選択する演算を
行う。例えば、新たなステート００（ｎｅｗ）に遷移す
るパスは、図１１に示すように、前時刻のステート００
（ｏｌｄ）からと、０１（ｏｌｄ）からの２つのパスで
あり、この前時刻のステート００（ｏｌｄ）、０１（ｏ
ｌｄ）からステート００（ｎｅｗ）に遷移するために
は、受信符号（Ｇ０，Ｇ１）が例えばそれぞれ、（０
０）、（１１）である必要がある。
【００５６】この期待される２つの受信符号は、各ステ
ートｘｘ（ｎｅｗ）に対して、畳み込み符号器の生成多
項式から一意に決定される。この２つの受信符号はそれ
ぞれ、「情報ビットとして０が畳み込み符号器に入力さ
れた場合」、および「情報ビットとして１が畳み込み符
号器に入力された場合」に期待される受信符号を表す。
ートｘｘ（ｎｅｗ）に対して、畳み込み符号器の生成多
項式から一意に決定される。この２つの受信符号はそれ
ぞれ、「情報ビットとして０が畳み込み符号器に入力さ
れた場合」、および「情報ビットとして１が畳み込み符
号器に入力された場合」に期待される受信符号を表す。
【００５７】このことから、ブランチメトリック演算部
１０２において、受信符号それぞれの受信符号パターン
のメトリック（ブランチメトリック）を求め、ＡＣＳ演
算部１０３において、前時刻のメトリック（パスメトリ
ック）と組み合わせて、パスの尤度を求め、生き残りパ
スの選択を行うと共に、次の時刻のためのパスメトリッ
クをパスメトリック記憶部１０５に記憶して保持する。
１０２において、受信符号それぞれの受信符号パターン
のメトリック（ブランチメトリック）を求め、ＡＣＳ演
算部１０３において、前時刻のメトリック（パスメトリ
ック）と組み合わせて、パスの尤度を求め、生き残りパ
スの選択を行うと共に、次の時刻のためのパスメトリッ
クをパスメトリック記憶部１０５に記憶して保持する。
【００５８】この時の計算は、ステートｘｘにおいて、
それぞれ「情報ビットとして０が畳み込み符号器に入力
された場合」、「情報ビットとして１が畳み込み符号器
に入力された場合」のブランチメトリック、およびパス
メトリックを、それぞれ、ＢＭ０［ｘｘ］、ＢＭ１［ｘ
ｘ］、およびＰＭ０［ｘｘ］、ＰＭ１［ｘｘ］と表し、
さらに、パスメトリックと尤度との対応を パスメトリック大 → 尤度大 パスメトリック小 → 尤度小 のように表すと、ステート００、０１からステート００
に遷移する場合、
それぞれ「情報ビットとして０が畳み込み符号器に入力
された場合」、「情報ビットとして１が畳み込み符号器
に入力された場合」のブランチメトリック、およびパス
メトリックを、それぞれ、ＢＭ０［ｘｘ］、ＢＭ１［ｘ
ｘ］、およびＰＭ０［ｘｘ］、ＰＭ１［ｘｘ］と表し、
さらに、パスメトリックと尤度との対応を パスメトリック大 → 尤度大 パスメトリック小 → 尤度小 のように表すと、ステート００、０１からステート００
に遷移する場合、
【００５９】
【数８】ＰＭ０［００］（ｎｅｗ）＝ＰＭ［００］（ｏ
ｌｄ）＋ＢＭ０［００］ ＰＭ１［００］（ｎｅｗ）＝ＰＭ［０１］（ｏｌｄ）＋
ＢＭ１［００］ ＰＭ［００］（ｎｅｗ）＝ｍａｘ（ＰＭ０［００］（ｎ
ｅｗ），ＰＭ１［００］（ｎｅｗ）） となる。ここで、ｍａｘ（ｘ，ｙ）はｘ、ｙのうち、大
きな値を選択する演算を表す。
ｌｄ）＋ＢＭ０［００］ ＰＭ１［００］（ｎｅｗ）＝ＰＭ［０１］（ｏｌｄ）＋
ＢＭ１［００］ ＰＭ［００］（ｎｅｗ）＝ｍａｘ（ＰＭ０［００］（ｎ
ｅｗ），ＰＭ１［００］（ｎｅｗ）） となる。ここで、ｍａｘ（ｘ，ｙ）はｘ、ｙのうち、大
きな値を選択する演算を表す。
【００６０】また、最上位ビットのみが異なるＰＭ［８
０］（ｎｅｗ）については以下の様になる。
０］（ｎｅｗ）については以下の様になる。
【００６１】
【数９】ＰＭ０［８０］（ｎｅｗ）＝ＰＭ［００］（ｏ
ｌｄ）＋ＢＭ０［８０］ ＰＭ１［８０］（ｎｅｗ）＝ＰＭ［０１］（ｏｌｄ）＋
ＢＭ１［８０］ ＰＭ［８０］（ｎｅｗ）＝ｍａｘ（ＰＭ０［８０］（ｎ
ｅｗ），ＰＭ１［８０］（ｎｅｗ）） 次に、ステート０２、０３からステート０１に遷移する
場合は、
ｌｄ）＋ＢＭ０［８０］ ＰＭ１［８０］（ｎｅｗ）＝ＰＭ［０１］（ｏｌｄ）＋
ＢＭ１［８０］ ＰＭ［８０］（ｎｅｗ）＝ｍａｘ（ＰＭ０［８０］（ｎ
ｅｗ），ＰＭ１［８０］（ｎｅｗ）） 次に、ステート０２、０３からステート０１に遷移する
場合は、
【００６２】
【数１０】ＰＭ０［０１］（ｎｅｗ）＝ＰＭ［０２］
（ｏｌｄ）＋ＢＭ０［０１］ ＰＭ１［０１］（ｎｅｗ）＝ＰＭ［０３］（ｏｌｄ）＋
ＢＭ１［０１］ ＰＭ［０１］（ｎｅｗ）＝ｍａｘ（ＰＭ０［００］（ｎ
ｅｗ），ＰＭ１［００］（ｎｅｗ）） となり、最上位ビットのみが異なるＰＭ［８１］（ｎｅ
ｗ）については以下の様になる。
（ｏｌｄ）＋ＢＭ０［０１］ ＰＭ１［０１］（ｎｅｗ）＝ＰＭ［０３］（ｏｌｄ）＋
ＢＭ１［０１］ ＰＭ［０１］（ｎｅｗ）＝ｍａｘ（ＰＭ０［００］（ｎ
ｅｗ），ＰＭ１［００］（ｎｅｗ）） となり、最上位ビットのみが異なるＰＭ［８１］（ｎｅ
ｗ）については以下の様になる。
【００６３】
【数１１】ＰＭ０［８１］（ｎｅｗ）＝ＰＭ［０２］
（ｏｌｄ）＋ＢＭ０［８１］ ＰＭ１［８１］（ｎｅｗ）＝ＰＭ［０３］（ｏｌｄ）＋
ＢＭ１［８１］ ＰＭ［８１］（ｎｅｗ）＝ｍａｘ（ＰＭ０［８０］（ｎ
ｅｗ），ＰＭ１［８０］（ｎｅｗ）） さらに、畳み込み符号器の生成多項式が、
（ｏｌｄ）＋ＢＭ０［８１］ ＰＭ１［８１］（ｎｅｗ）＝ＰＭ［０３］（ｏｌｄ）＋
ＢＭ１［８１］ ＰＭ［８１］（ｎｅｗ）＝ｍａｘ（ＰＭ０［８０］（ｎ
ｅｗ），ＰＭ１［８０］（ｎｅｗ）） さらに、畳み込み符号器の生成多項式が、
【００６４】
【数１２】Ｇ０（Ｄ）＝１＋…＋ＤK-1
Ｇ１（Ｄ）＝１＋…＋ＤK-1
の形になっている場合、すなわち、１、ＤK-1の項をそ
れぞれ有している場合、情報ビットの入力の０、１によ
って符号のビットが常に論理反転するため、符号距離が
対象の関係になり、最上位ビットのみが異なるステート
に関するブランチメトリックに関しては以下の関係が成
り立つ。
れぞれ有している場合、情報ビットの入力の０、１によ
って符号のビットが常に論理反転するため、符号距離が
対象の関係になり、最上位ビットのみが異なるステート
に関するブランチメトリックに関しては以下の関係が成
り立つ。
【００６５】
【数１３】ＢＭ０［８０］＝ＢＭ１［００］
ＢＭ１［８０］＝ＢＭ０［００］
ＢＭ０［８１］＝ＢＭ１［０１］
ＢＭ１［８１］＝ＢＭ０［０１］
この関係を用いると、上記パスメトリックの関係は以下
の様に表される。
の様に表される。
【００６６】
【数１４】ＰＭ０［００］（ｎｅｗ）＝ＰＭ［００］
（ｏｌｄ）＋ＢＭ０［００］ ＰＭ１［００］（ｎｅｗ）＝ＰＭ［０１］（ｏｌｄ）＋
ＢＭ１［００］ ＰＭ［００］（ｎｅｗ）＝ｍａｘ（ＰＭ０［００］（ｎ
ｅｗ），ＰＭ１［００］（ｎｅｗ））
（ｏｌｄ）＋ＢＭ０［００］ ＰＭ１［００］（ｎｅｗ）＝ＰＭ［０１］（ｏｌｄ）＋
ＢＭ１［００］ ＰＭ［００］（ｎｅｗ）＝ｍａｘ（ＰＭ０［００］（ｎ
ｅｗ），ＰＭ１［００］（ｎｅｗ））
【００６７】
【数１５】ＰＭ０［８０］（ｎｅｗ）＝ＰＭ［００］
（ｏｌｄ）＋ＢＭ１［００］ ＰＭ１［８０］（ｎｅｗ）＝ＰＭ［０１］（ｏｌｄ）＋
ＢＭ０［００］ ＰＭ［８０］（ｎｅｗ）＝ｍａｘ（ＰＭ０［８０］（ｎ
ｅｗ），ＰＭ１［８０］（ｎｅｗ））
（ｏｌｄ）＋ＢＭ１［００］ ＰＭ１［８０］（ｎｅｗ）＝ＰＭ［０１］（ｏｌｄ）＋
ＢＭ０［００］ ＰＭ［８０］（ｎｅｗ）＝ｍａｘ（ＰＭ０［８０］（ｎ
ｅｗ），ＰＭ１［８０］（ｎｅｗ））
【００６８】
【数１６】ＰＭ０［０１］（ｎｅｗ）＝ＰＭ［０２］
（ｏｌｄ）＋ＢＭ０［０１］ ＰＭ１［０１］（ｎｅｗ）＝ＰＭ［０３］（ｏｌｄ）＋
ＢＭ１［０１］ ＰＭ［０１］（ｎｅｗ）＝ｍａｘ（ＰＭ０［００］（ｎ
ｅｗ），ＰＭ１［００］（ｎｅｗ））
（ｏｌｄ）＋ＢＭ０［０１］ ＰＭ１［０１］（ｎｅｗ）＝ＰＭ［０３］（ｏｌｄ）＋
ＢＭ１［０１］ ＰＭ［０１］（ｎｅｗ）＝ｍａｘ（ＰＭ０［００］（ｎ
ｅｗ），ＰＭ１［００］（ｎｅｗ））
【００６９】
【数１７】ＰＭ０［８１］（ｎｅｗ）＝ＰＭ［０２］
（ｏｌｄ）＋ＢＭ１［０１］ ＰＭ１［８１］（ｎｅｗ）＝ＰＭ［０３］（ｏｌｄ）＋
ＢＭ０［０１］ ＰＭ［８１］（ｎｅｗ）＝ｍａｘ（ＰＭ０［８０］（ｎ
ｅｗ），ＰＭ１［８０］（ｎｅｗ）） つまり、上式から、ＰＭ［００］（ｏｌｄ）、ＰＭ［０
１］（ｏｌｄ）、ＰＭ［０２］（ｏｌｄ）、ＰＭ［０
３］（ｏｌｄ）という連続する偶数、奇数ステートの４
つのパスメトリックより、ＰＭ［００］（ｎｅｗ）とＰ
Ｍ［０１］（ｎｅｗ）、またはＰＭ［８０］（ｎｅｗ）
とＰＭ［８１］（ｎｅｗ）という、１組が連続する偶
数、奇数ステートの２つのパスメトリックからなる２組
のパスメトリックが得られることがわかる。
（ｏｌｄ）＋ＢＭ１［０１］ ＰＭ１［８１］（ｎｅｗ）＝ＰＭ［０３］（ｏｌｄ）＋
ＢＭ０［０１］ ＰＭ［８１］（ｎｅｗ）＝ｍａｘ（ＰＭ０［８０］（ｎ
ｅｗ），ＰＭ１［８０］（ｎｅｗ）） つまり、上式から、ＰＭ［００］（ｏｌｄ）、ＰＭ［０
１］（ｏｌｄ）、ＰＭ［０２］（ｏｌｄ）、ＰＭ［０
３］（ｏｌｄ）という連続する偶数、奇数ステートの４
つのパスメトリックより、ＰＭ［００］（ｎｅｗ）とＰ
Ｍ［０１］（ｎｅｗ）、またはＰＭ［８０］（ｎｅｗ）
とＰＭ［８１］（ｎｅｗ）という、１組が連続する偶
数、奇数ステートの２つのパスメトリックからなる２組
のパスメトリックが得られることがわかる。
【００７０】本実施の形態では、パスメトリック並び換
え部１０４を用いて、ＡＣＳ演算部１０３より逐次得ら
れる４つのパスメトリックを、１組が連続する偶数、奇
数ステートの２つのパスメトリックからなる２組のパス
メトリックに並び換える。
え部１０４を用いて、ＡＣＳ演算部１０３より逐次得ら
れる４つのパスメトリックを、１組が連続する偶数、奇
数ステートの２つのパスメトリックからなる２組のパス
メトリックに並び換える。
【００７１】さらに、パスメトリック記憶部１０５とし
て、ＲＡＭ（Random Access Memory）を用い、かつそれ
ぞれのＲＡＭの１アドレス当たり、連続する偶数、奇数
のステートのパスメトリックを１記憶単位として記憶す
る様に構成することにより、 （１）ＰＭ［００］（ｏｌｄ）、ＰＭ［０１］（ｏｌ
ｄ）の読み出し、ＰＭ［００］（ｎｅｗ）、ＰＭ［８
０］（ｎｅｗ）の算出 （２）ＰＭ［０２］（ｏｌｄ）、ＰＭ［０３］（ｏｌ
ｄ）の読み出し、ＰＭ［０１］（ｎｅｗ）、ＰＭ［８
１］（ｎｅｗ）の算出 （３）ＰＭ［００］（ｎｅｗ）、ＰＭ［０１］（ｎｅ
ｗ）の書き込み （４）ＰＭ［８０］（ｎｅｗ）、ＰＭ［８１］（ｎｅ
ｗ）の書き込み という４回のメモリアクセスで４つのパスメトリックを
更新する様にしている。これをＰＭ［００］〜ＰＭ［Ｆ
Ｆ］についての２５６ステート分行う。
て、ＲＡＭ（Random Access Memory）を用い、かつそれ
ぞれのＲＡＭの１アドレス当たり、連続する偶数、奇数
のステートのパスメトリックを１記憶単位として記憶す
る様に構成することにより、 （１）ＰＭ［００］（ｏｌｄ）、ＰＭ［０１］（ｏｌ
ｄ）の読み出し、ＰＭ［００］（ｎｅｗ）、ＰＭ［８
０］（ｎｅｗ）の算出 （２）ＰＭ［０２］（ｏｌｄ）、ＰＭ［０３］（ｏｌ
ｄ）の読み出し、ＰＭ［０１］（ｎｅｗ）、ＰＭ［８
１］（ｎｅｗ）の算出 （３）ＰＭ［００］（ｎｅｗ）、ＰＭ［０１］（ｎｅ
ｗ）の書き込み （４）ＰＭ［８０］（ｎｅｗ）、ＰＭ［８１］（ｎｅ
ｗ）の書き込み という４回のメモリアクセスで４つのパスメトリックを
更新する様にしている。これをＰＭ［００］〜ＰＭ［Ｆ
Ｆ］についての２５６ステート分行う。
【００７２】具体的には、例えば図２（ａ）に示すよう
に、パスメトリック更新をおこなう。
に、パスメトリック更新をおこなう。
【００７３】ここで、図２（ａ）において、ステート
（ｏｌｄ）をｎ、ステート（ｎｅｗ）をｍと表し、さら
にステート（ｎｅｗ）における上位ステートをｍ
（Ｕ）、下位ステートをｍ（Ｌ）と表している。ここで
上位ステート、下位ステートの定義は、図９に示すよう
に、情報ビットの入力側がステートの最上位ビットとな
っている場合において、最上位ビットを除くビットが同
一であるステートの対に関して、最上位ビットが１とな
っているステートが上位ステート、最上位ビットが０と
なっているステートが下位ステートとしている。図１１
のパスメトリック・トランジション・ダイアグラムを例
にすると、状態遷移後のステート００が下位ステート、
ステート１０が上位ステートとなる。なお、情報ビット
の入力側がステートの最下位ビットとなる定義も存在す
るが、数学的には同一である。
（ｏｌｄ）をｎ、ステート（ｎｅｗ）をｍと表し、さら
にステート（ｎｅｗ）における上位ステートをｍ
（Ｕ）、下位ステートをｍ（Ｌ）と表している。ここで
上位ステート、下位ステートの定義は、図９に示すよう
に、情報ビットの入力側がステートの最上位ビットとな
っている場合において、最上位ビットを除くビットが同
一であるステートの対に関して、最上位ビットが１とな
っているステートが上位ステート、最上位ビットが０と
なっているステートが下位ステートとしている。図１１
のパスメトリック・トランジション・ダイアグラムを例
にすると、状態遷移後のステート００が下位ステート、
ステート１０が上位ステートとなる。なお、情報ビット
の入力側がステートの最下位ビットとなる定義も存在す
るが、数学的には同一である。
【００７４】まず、端子２０１、２０２からそれぞれブ
ランチメトリックＢＭ０［ｍ］、ＢＭ１［ｍ］が、また
端子２０３、２０４からそれぞれ連続した偶数、奇数ス
テートであるパスメトリックＰＭ［ｎ］、ＰＭ［ｎ＋
１］が入力される。
ランチメトリックＢＭ０［ｍ］、ＢＭ１［ｍ］が、また
端子２０３、２０４からそれぞれ連続した偶数、奇数ス
テートであるパスメトリックＰＭ［ｎ］、ＰＭ［ｎ＋
１］が入力される。
【００７５】次に、加算器２０５、２０６、２０７、２
０８によって、上位、下位ステートのパスメトリックＰ
Ｍ０［ｍ（Ｌ）］、ＰＭ１［ｍ（Ｌ）］、ＰＭ０［ｍ
（Ｕ）］、ＰＭ１［ｍ（Ｕ）］が算出される。
０８によって、上位、下位ステートのパスメトリックＰ
Ｍ０［ｍ（Ｌ）］、ＰＭ１［ｍ（Ｌ）］、ＰＭ０［ｍ
（Ｕ）］、ＰＭ１［ｍ（Ｕ）］が算出される。
【００７６】次に、減算器２０９、２１０によって、そ
れぞれ、ＰＭ０［ｍ（Ｌ）］とＰＭ１［ｍ（Ｌ）］、Ｐ
Ｍ０［ｍ（Ｕ）］とＰＭ１［ｍ（Ｕ）］の大小が比較さ
れる。減算器２０９、２１０による減算結果のうち、符
号ビットが大小の比較結果を意味し、ＰＭ０［ｍ
（Ｌ）］とＰＭ１［ｍ（Ｌ）］の比較結果である符号ビ
ットｓｉｇｎ［ｍ（Ｌ）］、ＰＭ０［ｍ（Ｕ）］とＰＭ
１［ｍ（Ｕ）］の比較結果であるｓｉｇｎ［ｍ（Ｕ）］
は、後述するセレクタ２１１、２１２の選択信号に使用
されると共に、端子２１７、２１８よりそれぞれパス選
択信号ＰＳ［ｍ（Ｌ）］、ＰＳ［ｍ（Ｕ）］として出力
される。
れぞれ、ＰＭ０［ｍ（Ｌ）］とＰＭ１［ｍ（Ｌ）］、Ｐ
Ｍ０［ｍ（Ｕ）］とＰＭ１［ｍ（Ｕ）］の大小が比較さ
れる。減算器２０９、２１０による減算結果のうち、符
号ビットが大小の比較結果を意味し、ＰＭ０［ｍ
（Ｌ）］とＰＭ１［ｍ（Ｌ）］の比較結果である符号ビ
ットｓｉｇｎ［ｍ（Ｌ）］、ＰＭ０［ｍ（Ｕ）］とＰＭ
１［ｍ（Ｕ）］の比較結果であるｓｉｇｎ［ｍ（Ｕ）］
は、後述するセレクタ２１１、２１２の選択信号に使用
されると共に、端子２１７、２１８よりそれぞれパス選
択信号ＰＳ［ｍ（Ｌ）］、ＰＳ［ｍ（Ｕ）］として出力
される。
【００７７】次に、セレクタ２１１、２１２によって、
尤度の高いパスメトリックがＰＭ［ｍ（Ｌ）］、ＰＭ
［ｍ（Ｕ）］として算出される。このパスメトリック
は、パスメトリック並び換え部１０４におけるフリップ
フロップなどで構成された遅延素子２１３、２１４、２
１５によって一時的に遅延される。
尤度の高いパスメトリックがＰＭ［ｍ（Ｌ）］、ＰＭ
［ｍ（Ｕ）］として算出される。このパスメトリック
は、パスメトリック並び換え部１０４におけるフリップ
フロップなどで構成された遅延素子２１３、２１４、２
１５によって一時的に遅延される。
【００７８】次に、連続した偶数、奇数ステートである
パスメトリックＰＭ［ｎ＋２］、ＰＭ［ｎ＋３］から同
様に、パス選択信号ＰＳ［ｍ＋１（Ｌ）］、ＰＳ［ｍ＋
１（Ｕ）］、パスメトリックＰＭ［ｍ＋１（Ｌ）］、Ｐ
Ｍ［ｍ＋１（Ｕ）］が算出される。
パスメトリックＰＭ［ｎ＋２］、ＰＭ［ｎ＋３］から同
様に、パス選択信号ＰＳ［ｍ＋１（Ｌ）］、ＰＳ［ｍ＋
１（Ｕ）］、パスメトリックＰＭ［ｍ＋１（Ｌ）］、Ｐ
Ｍ［ｍ＋１（Ｕ）］が算出される。
【００７９】次にパスメトリックＰＭ［ｍ＋１
（Ｌ）］、ＰＭ［ｍ＋１（Ｕ）］は、先に遅延されてい
たパスメトリックＰＭ［ｍ（Ｌ）］、ＰＭ［ｍ（Ｕ）］
と合わせて並び換えられ、ＰＭ［ｍ（Ｌ）］とＰＭ［ｍ
＋１（Ｌ）］の組、およびＰＭ［ｍ（Ｕ）］とＰＭ［ｍ
＋１（Ｕ）］の組として、セレクタ２１６より選択され
る。そして端子２１９、２２０より出力される。
（Ｌ）］、ＰＭ［ｍ＋１（Ｕ）］は、先に遅延されてい
たパスメトリックＰＭ［ｍ（Ｌ）］、ＰＭ［ｍ（Ｕ）］
と合わせて並び換えられ、ＰＭ［ｍ（Ｌ）］とＰＭ［ｍ
＋１（Ｌ）］の組、およびＰＭ［ｍ（Ｕ）］とＰＭ［ｍ
＋１（Ｕ）］の組として、セレクタ２１６より選択され
る。そして端子２１９、２２０より出力される。
【００８０】上記動作を図２（ｂ）のタイミングチャー
トに示す。４サイクルの動作の中で、パスメトリック読
み出し、書き込み動作がそれぞれ２サイクルで行われて
いることが分かる。このような仕組みによって、ＡＣＳ
演算におけるメモリアクセスの頻度を削減できることが
わかる。
トに示す。４サイクルの動作の中で、パスメトリック読
み出し、書き込み動作がそれぞれ２サイクルで行われて
いることが分かる。このような仕組みによって、ＡＣＳ
演算におけるメモリアクセスの頻度を削減できることが
わかる。
【００８１】次に、トレースバック演算について説明す
る。本実施の形態を図３（ａ）に示す。図３（ａ）にお
いて、パス選択信号を格納したパス選択信号記憶部１０
６を除いた残りの部分がトレースバック演算部１０７を
構成し、トレースバック演算部１０７は、複数（ｎ）ス
テート分のパス選択信号をまとめたパス選択信号データ
（ｎビット幅）を一時的に遅延するデータバッファ３０
２と、パス選択信号データから１ステート分のパス選択
信号（１ビット幅）を取り出すセレクタ３０３と、パス
選択信号よりビタビステートを更新するシフトレジスタ
３０４と、ビタビステートから次に更新されるビタビス
テートの一部を予測する次ビタビステート予測部３０５
と、次ビタビステート予測部３０５から算出されたパス
選択信号記憶部アドレスを一時的に遅延するアドレスバ
ッファ３０６を有して構成されている。
る。本実施の形態を図３（ａ）に示す。図３（ａ）にお
いて、パス選択信号を格納したパス選択信号記憶部１０
６を除いた残りの部分がトレースバック演算部１０７を
構成し、トレースバック演算部１０７は、複数（ｎ）ス
テート分のパス選択信号をまとめたパス選択信号データ
（ｎビット幅）を一時的に遅延するデータバッファ３０
２と、パス選択信号データから１ステート分のパス選択
信号（１ビット幅）を取り出すセレクタ３０３と、パス
選択信号よりビタビステートを更新するシフトレジスタ
３０４と、ビタビステートから次に更新されるビタビス
テートの一部を予測する次ビタビステート予測部３０５
と、次ビタビステート予測部３０５から算出されたパス
選択信号記憶部アドレスを一時的に遅延するアドレスバ
ッファ３０６を有して構成されている。
【００８２】なお、シフトレジスタ３０４は、ビタビス
テートを表すと共にビタビステートの遷移から得られる
復号ビットも表す。
テートを表すと共にビタビステートの遷移から得られる
復号ビットも表す。
【００８３】上記構成で重要な点は、従来動作ではシフ
トレジスタ３０４で更新されたビタビステートを基に、
パス選択信号記憶部１０６からパス選択信号データを読
み出し、パス選択信号データから取り出されたパス選択
信号によって、次サイクルでシフトレジスタ３０４を更
新する必要があったトレースバック処理が、本実施の形
態において新規に設けた次ビタビステート予測部３０５
によって、次に更新されるビタビステートを予測し、予
測したパス選択信号記憶部アドレスを算出することで、
パス選択信号記憶部アドレス、及びパス選択信号データ
をそれぞれ一時的に遅延するアドレスバッファ３０６、
データバッファ３０２を用いたトレースバック処理へと
改良されたことにある。
トレジスタ３０４で更新されたビタビステートを基に、
パス選択信号記憶部１０６からパス選択信号データを読
み出し、パス選択信号データから取り出されたパス選択
信号によって、次サイクルでシフトレジスタ３０４を更
新する必要があったトレースバック処理が、本実施の形
態において新規に設けた次ビタビステート予測部３０５
によって、次に更新されるビタビステートを予測し、予
測したパス選択信号記憶部アドレスを算出することで、
パス選択信号記憶部アドレス、及びパス選択信号データ
をそれぞれ一時的に遅延するアドレスバッファ３０６、
データバッファ３０２を用いたトレースバック処理へと
改良されたことにある。
【００８４】上記改良の利点を次に説明する。図３
（ｂ）は、上記構成における各信号の遅延について示し
たタイミングチャートである。まず基準となるクロック
があり、次ビタビステート予測部出力、パス選択信号記
憶部アドレス入力、パス選択信号記憶部データ出力、デ
ータバッファ出力の順に記載している。それぞれの信号
には、アドレスの配線遅延、パス選択信号記憶部の出力
遅延、データの配線遅延がある。これらの遅延のうち、
図３（ａ）に記載した遅延Ａ、遅延Ｃについては、パス
選択信号記憶部１０６がクロックに同期して動作するこ
と、およびアドレスバッファ３０６、データバッファ３
０２によって、図３（ｂ）に示す様に、パイプライン動
作として分割されている。
（ｂ）は、上記構成における各信号の遅延について示し
たタイミングチャートである。まず基準となるクロック
があり、次ビタビステート予測部出力、パス選択信号記
憶部アドレス入力、パス選択信号記憶部データ出力、デ
ータバッファ出力の順に記載している。それぞれの信号
には、アドレスの配線遅延、パス選択信号記憶部の出力
遅延、データの配線遅延がある。これらの遅延のうち、
図３（ａ）に記載した遅延Ａ、遅延Ｃについては、パス
選択信号記憶部１０６がクロックに同期して動作するこ
と、およびアドレスバッファ３０６、データバッファ３
０２によって、図３（ｂ）に示す様に、パイプライン動
作として分割されている。
【００８５】そこで、トレースバック動作速度の上限は
図３（ｃ）のようにして決定される。先述した遅延Ａ、
遅延Ｃに加え、セレクタ３０３に関する遅延Ｂ、遅延
Ｄ、そしてシフトレジスタ３０４のセットアップ時間を
考慮して、以下の遅延のうち、大きな遅延によって動作
速度の上限が決定する。
図３（ｃ）のようにして決定される。先述した遅延Ａ、
遅延Ｃに加え、セレクタ３０３に関する遅延Ｂ、遅延
Ｄ、そしてシフトレジスタ３０４のセットアップ時間を
考慮して、以下の遅延のうち、大きな遅延によって動作
速度の上限が決定する。
【００８６】・パス選択信号記憶部１０６を中心とした
遅延（１）：遅延Ａ ・パス選択信号記憶部１０６を中心とした遅延（２）：
遅延Ｃ＋遅延Ｄ ・セレクタ３０３を中心とした遅延：遅延Ｂ＋遅延Ｄ ここで、先述した様に、アドレスバッファ３０６、デー
タバッファ３０２によって遅延Ａ、遅延Ｃは非常に小さ
くすることができるので、セレクタ３０３を中心とした
遅延によって動作速度が制限を受けることがわかる。こ
のセレクタ３０３を中心とした遅延は、従来のパス選択
信号記憶部を中心とした遅延と比較して非常に小さいの
で、高速なトレースバックを実現することができる。
遅延（１）：遅延Ａ ・パス選択信号記憶部１０６を中心とした遅延（２）：
遅延Ｃ＋遅延Ｄ ・セレクタ３０３を中心とした遅延：遅延Ｂ＋遅延Ｄ ここで、先述した様に、アドレスバッファ３０６、デー
タバッファ３０２によって遅延Ａ、遅延Ｃは非常に小さ
くすることができるので、セレクタ３０３を中心とした
遅延によって動作速度が制限を受けることがわかる。こ
のセレクタ３０３を中心とした遅延は、従来のパス選択
信号記憶部を中心とした遅延と比較して非常に小さいの
で、高速なトレースバックを実現することができる。
【００８７】次に、本実施例の重要な点である次ビタビ
ステート予測部３０５の原理について図４を用いて説明
する。
ステート予測部３０５の原理について図４を用いて説明
する。
【００８８】先述した様に、ビタビステートは、畳み込
み符号器の遅延素子の内容をあらわしている。この遅延
素子の内容は、１ビットの情報ビットが入力される度に
１ビットシフトされる。つまり、１ビットシフトと１サ
イクルの時間変化はビタビステートの一部分に関して等
価となる。この関係を利用して、パス選択信号記憶部ア
ドレスとなるビタビステートの一部として、シフトレジ
スタ３０４のどのビット範囲を選択するかによって、次
に更新されるパス選択信号記憶部アドレスの予測が実現
できる。
み符号器の遅延素子の内容をあらわしている。この遅延
素子の内容は、１ビットの情報ビットが入力される度に
１ビットシフトされる。つまり、１ビットシフトと１サ
イクルの時間変化はビタビステートの一部分に関して等
価となる。この関係を利用して、パス選択信号記憶部ア
ドレスとなるビタビステートの一部として、シフトレジ
スタ３０４のどのビット範囲を選択するかによって、次
に更新されるパス選択信号記憶部アドレスの予測が実現
できる。
【００８９】この動作を実現する具体的な回路構成を示
したのが、図５（ａ）である。シフトレジスタ３０４か
ら次ビタビステート予測部３０５に入力されるビタビス
テートの下位（パス選択信号の入力側）が、パス選択信
号データからパス選択信号を取り出すセレクタ３０３
（図３（ａ））への選択情報（ビットアドレス）とな
り、同様に入力されるビタビステートの上位が、パス選
択信号記憶部アドレス（ワードアドレス）となり、セレ
クタ５０１が、ワードアドレスをビタビステートのどの
ビット範囲から取り出すかを選択し、アップダウンカウ
ンタ５０２がセレクタ５０１の選択情報を算出する。な
お、アップダウンカウンタ５０２は、パス選択データの
リード信号、及びシフトレジスタ３０４のシフト信号に
よってカウンタの値を変化させる。
したのが、図５（ａ）である。シフトレジスタ３０４か
ら次ビタビステート予測部３０５に入力されるビタビス
テートの下位（パス選択信号の入力側）が、パス選択信
号データからパス選択信号を取り出すセレクタ３０３
（図３（ａ））への選択情報（ビットアドレス）とな
り、同様に入力されるビタビステートの上位が、パス選
択信号記憶部アドレス（ワードアドレス）となり、セレ
クタ５０１が、ワードアドレスをビタビステートのどの
ビット範囲から取り出すかを選択し、アップダウンカウ
ンタ５０２がセレクタ５０１の選択情報を算出する。な
お、アップダウンカウンタ５０２は、パス選択データの
リード信号、及びシフトレジスタ３０４のシフト信号に
よってカウンタの値を変化させる。
【００９０】図５（ｂ）に、パス選択データリード信
号、シフトレジスタシフト信号と、アップダウンカウン
タ５０２の値との関係を表す。図５（ｂ）において、パ
ス選択データリード信号が０（リードしない）、かつ、
シフトレジスタシフト信号が０（シフトしない）とき、
または、パス選択データリード信号が１（リードす
る）、かつ、シフトレジスタシフト信号が１（シフトす
る）ときは、アップダウンカウンタ５０２は以前の値を
保持する。次に、パス選択データリード信号が１（リー
ドする）、かつ、シフトレジスタシフト信号が０（シフ
トしない）ときは、アップダウンカウンタ５０２は１だ
け加算する。次に、パス選択データリード信号が０（リ
ードしない）、かつ、シフトレジスタシフト信号が１
（シフトする）ときは、アップダウンカウンタ５０２は
１だけ減算する。
号、シフトレジスタシフト信号と、アップダウンカウン
タ５０２の値との関係を表す。図５（ｂ）において、パ
ス選択データリード信号が０（リードしない）、かつ、
シフトレジスタシフト信号が０（シフトしない）とき、
または、パス選択データリード信号が１（リードす
る）、かつ、シフトレジスタシフト信号が１（シフトす
る）ときは、アップダウンカウンタ５０２は以前の値を
保持する。次に、パス選択データリード信号が１（リー
ドする）、かつ、シフトレジスタシフト信号が０（シフ
トしない）ときは、アップダウンカウンタ５０２は１だ
け加算する。次に、パス選択データリード信号が０（リ
ードしない）、かつ、シフトレジスタシフト信号が１
（シフトする）ときは、アップダウンカウンタ５０２は
１だけ減算する。
【００９１】ここでトレースバック動作時は、パス選択
データリードとシフトレジスタシフトが常に１対１で対
応するので、パス選択データリード信号か、シフトレジ
スタシフト信号のどちらかのみ１であるという状態は、
図３（ｂ）に示したパイプライン構成の段数によって決
定される。本構成例の場合は、トレースバック初期にお
いて、パス選択データリード信号が１で、かつ、シフト
レジスタシフト信号が０であるという状態が３サイクル
連続し、トレースバックの終了時はパス選択データリー
ド信号が０で、かつ、シフトレジスタシフト信号が１で
あるという状態が３サイクル連続する。そのため、アッ
プダウンカウンタ５０２の初期値を０とすると、アップ
ダウンカウンタ５０２の値は０から３の間を変化するこ
とになる。
データリードとシフトレジスタシフトが常に１対１で対
応するので、パス選択データリード信号か、シフトレジ
スタシフト信号のどちらかのみ１であるという状態は、
図３（ｂ）に示したパイプライン構成の段数によって決
定される。本構成例の場合は、トレースバック初期にお
いて、パス選択データリード信号が１で、かつ、シフト
レジスタシフト信号が０であるという状態が３サイクル
連続し、トレースバックの終了時はパス選択データリー
ド信号が０で、かつ、シフトレジスタシフト信号が１で
あるという状態が３サイクル連続する。そのため、アッ
プダウンカウンタ５０２の初期値を０とすると、アップ
ダウンカウンタ５０２の値は０から３の間を変化するこ
とになる。
【００９２】図５（ｃ）に、アップダウンカウンタ５０
２の値と、セレクタ５０１によって選択されるワードア
ドレスとの関係を示す。アップダウンカウンタ５０２の
値が増加する、すなわち、パス選択データリード信号が
１で、かつ、シフトレジスタシフト信号が０の時は、ワ
ードアドレスとして、ビタビステートの下位側を順次選
択する動作となる。この動作は、図４で説明したよう
に、次に更新されるパス選択信号記憶部アドレスを予測
する動作である。この予測時は、ビットアドレスの一部
をワードアドレスとして使用する動作となるため、予測
範囲は、最大ビットアドレスのビット幅分取り得ること
ができる。
２の値と、セレクタ５０１によって選択されるワードア
ドレスとの関係を示す。アップダウンカウンタ５０２の
値が増加する、すなわち、パス選択データリード信号が
１で、かつ、シフトレジスタシフト信号が０の時は、ワ
ードアドレスとして、ビタビステートの下位側を順次選
択する動作となる。この動作は、図４で説明したよう
に、次に更新されるパス選択信号記憶部アドレスを予測
する動作である。この予測時は、ビットアドレスの一部
をワードアドレスとして使用する動作となるため、予測
範囲は、最大ビットアドレスのビット幅分取り得ること
ができる。
【００９３】図６に、上記トレースバック演算による一
連の動作タイミングを示す。図６は、上から順に、基準
クロック、次ビタビステート予測部３０５出力、アドレ
スバッファ３０６出力、メモリ（パス選択信号記憶部）
１０６出力、パス選択信号、シフトレジスタ３０４の最
下位ビット、パス選択データリード信号、シフトレジス
タシフト信号、アップダウンカウンタ５０２の値を表し
ている。図６に示すように、ビタビステート予測部３０
５の出力を用いることにより、パイプライン動作でトレ
ースバックが実行できていることがわかる。
連の動作タイミングを示す。図６は、上から順に、基準
クロック、次ビタビステート予測部３０５出力、アドレ
スバッファ３０６出力、メモリ（パス選択信号記憶部）
１０６出力、パス選択信号、シフトレジスタ３０４の最
下位ビット、パス選択データリード信号、シフトレジス
タシフト信号、アップダウンカウンタ５０２の値を表し
ている。図６に示すように、ビタビステート予測部３０
５の出力を用いることにより、パイプライン動作でトレ
ースバックが実行できていることがわかる。
【００９４】このような仕組みによって、通常のＲＡＭ
を使用しながらも、高速なトレースバックを実現するこ
とができる。
を使用しながらも、高速なトレースバックを実現するこ
とができる。
【００９５】次に、図７を参照して、上記したような演
算手段を用いて、通常のＲＡＭを使用し、かつ、ＲＡＭ
の使用量を最小限にした本発明の他の実施形態によるビ
タビ復号器の例を説明する。
算手段を用いて、通常のＲＡＭを使用し、かつ、ＲＡＭ
の使用量を最小限にした本発明の他の実施形態によるビ
タビ復号器の例を説明する。
【００９６】図７に示すビタビ復号器は、前述したブラ
ンチメトリック演算部１０２、ＡＣＳ演算部１０３、パ
スメトリック並び換え部１０４、トレースバック演算部
１０７に加えて、ＡＣＳ演算部１０３、パスメトリック
並び換え部１０４、およびトレースバック演算部１０７
に接続されるアドレス生成／記憶制御部７０６、及びア
ドレス生成／記憶制御部７０６に接続されるパスメトリ
ック／パス選択信号共通記憶部７０５を有している。
ンチメトリック演算部１０２、ＡＣＳ演算部１０３、パ
スメトリック並び換え部１０４、トレースバック演算部
１０７に加えて、ＡＣＳ演算部１０３、パスメトリック
並び換え部１０４、およびトレースバック演算部１０７
に接続されるアドレス生成／記憶制御部７０６、及びア
ドレス生成／記憶制御部７０６に接続されるパスメトリ
ック／パス選択信号共通記憶部７０５を有している。
【００９７】アドレス生成／記憶制御部７０６は、パス
メトリック格納領域開始アドレスＰＭＳＡＤＲ、パス選
択信号格納領域開始アドレスＰＳＳＡＤＲ、格納領域指
定信号ＰＭＰＳＳＥＬをもとに、パスメトリックステー
ト番号ｎ、ｍ、及びパス選択信号ステート番号ｊから、
以下のメモリアクセスアドレスＭＥＭＡＤＲを生成す
る。
メトリック格納領域開始アドレスＰＭＳＡＤＲ、パス選
択信号格納領域開始アドレスＰＳＳＡＤＲ、格納領域指
定信号ＰＭＰＳＳＥＬをもとに、パスメトリックステー
ト番号ｎ、ｍ、及びパス選択信号ステート番号ｊから、
以下のメモリアクセスアドレスＭＥＭＡＤＲを生成す
る。
【００９８】
【数１８】ＭＥＭＡＤＲ＝ＰＭＰＳＳＥＬ？（ＰＭＳＡ
ＤＲ＋ｎ）：（ＰＭＳＡＤＲ＋ｍ）：（ＰＳＳＡＤＲ＋
ｊ） ここで、演算式ｓ？ｘ：ｙ：ｚは、ｓ＝０の時ｘ、ｓ＝
１の時ｙ、ｓ＝２の時ｚを出力する演算を表す。
ＤＲ＋ｎ）：（ＰＭＳＡＤＲ＋ｍ）：（ＰＳＳＡＤＲ＋
ｊ） ここで、演算式ｓ？ｘ：ｙ：ｚは、ｓ＝０の時ｘ、ｓ＝
１の時ｙ、ｓ＝２の時ｚを出力する演算を表す。
【００９９】ビタビ復号動作時は、図８に示す様に、Ｐ
ＭＰＳＳＥＬが適当な時点で０、１、２のいずれかの値
となり、ＰＭＰＳＳＥＬに同期して、ＡＣＳ演算部１０
３、パスメトリック並び換え部１０４、およびトレース
バック演算部１０７のそれぞれが動作する。
ＭＰＳＳＥＬが適当な時点で０、１、２のいずれかの値
となり、ＰＭＰＳＳＥＬに同期して、ＡＣＳ演算部１０
３、パスメトリック並び換え部１０４、およびトレース
バック演算部１０７のそれぞれが動作する。
【０１００】このような仕組みによって、一つのＲＡＭ
を各演算部で共用し、通常のＲＡＭを使用し、かつ、Ｒ
ＡＭの使用量を最小限にしたビタビ復号を実現すること
ができる。
を各演算部で共用し、通常のＲＡＭを使用し、かつ、Ｒ
ＡＭの使用量を最小限にしたビタビ復号を実現すること
ができる。
【０１０１】
【発明の効果】以上説明したように、本発明によれば、
ビタビ復号器のＡＣＳ演算を時分割処理で行い、パスメ
トリック並び換え部を用いて、パスメトリック記憶部へ
書き込むパスメトリックステートの順番を変更すること
により、一つのメモリを用いて、４回のメモリアクセス
で４つのパスメトリックを算出することが実現でき、Ａ
ＣＳ演算の１処理当たりに必要とされるメモリアクセス
の回数を低下させることができ、ビタビ復号動作を高速
化、あるいは低電力化を実現することができる。
ビタビ復号器のＡＣＳ演算を時分割処理で行い、パスメ
トリック並び換え部を用いて、パスメトリック記憶部へ
書き込むパスメトリックステートの順番を変更すること
により、一つのメモリを用いて、４回のメモリアクセス
で４つのパスメトリックを算出することが実現でき、Ａ
ＣＳ演算の１処理当たりに必要とされるメモリアクセス
の回数を低下させることができ、ビタビ復号動作を高速
化、あるいは低電力化を実現することができる。
【０１０２】また、本発明によれば、ビタビ復号器のト
レースバック演算部にビタビステート予測部を設けて、
パイプライン処理でパス選択信号記憶部からの読み出し
を行うことにより、一般のＲＡＭ等のメモリをパス選択
信号記憶部に用いながら、高速動作のトレースバックを
行うことができ、ビタビ復号動作を高速化、あるいは低
電力化を実現することができる。
レースバック演算部にビタビステート予測部を設けて、
パイプライン処理でパス選択信号記憶部からの読み出し
を行うことにより、一般のＲＡＭ等のメモリをパス選択
信号記憶部に用いながら、高速動作のトレースバックを
行うことができ、ビタビ復号動作を高速化、あるいは低
電力化を実現することができる。
【０１０３】さらに、アドレス生成／記憶制御部を設け
て、一つのＲＡＭをＡＣＳ演算部と、パスメトリック並
び換え部と、トレースバック演算部で共用することで、
ＲＡＭの使用量を最小限にしたビタビ復号器を実現する
ことができる。
て、一つのＲＡＭをＡＣＳ演算部と、パスメトリック並
び換え部と、トレースバック演算部で共用することで、
ＲＡＭの使用量を最小限にしたビタビ復号器を実現する
ことができる。
【図１】 本発明の実施形態によるビタビ復号器の概略
構成を示すブロック図
構成を示すブロック図
【図２】 ＡＣＳ演算部及びパスメトリック並び換え部
の構成を示すブロック図及びその動作を示すタイミング
チャート
の構成を示すブロック図及びその動作を示すタイミング
チャート
【図３】 トレースバック演算の構成の具体例及び動作
遅延を示す図
遅延を示す図
【図４】 次ビタビステート予測部の原理を示す図
【図５】 次ビタビステート予測部の構成を示す図
【図６】 トレースバック演算動作を示すタイミングチ
ャート
ャート
【図７】 本発明の他の実施形態による、一つのＲＡＭ
を各演算部で共用するビタビ復号器の概略構成を示すブ
ロック図
を各演算部で共用するビタビ復号器の概略構成を示すブ
ロック図
【図８】 一つのＲＡＭを各演算部で共用する動作を示
すタイミングチャート
すタイミングチャート
【図９】 畳み込み符号器の一例を示すブロック図
【図１０】 ビタビ復号を説明するためのトレリス線図
【図１１】 ビタビ復号を説明するためのパスメトリッ
ク・トランジション・ダイアグラム
ク・トランジション・ダイアグラム
【図１２】 トレースバック演算を説明するためのステ
ート遷移図
ート遷移図
【図１３】 トレースバック演算の従来例を示す図
１０１ ビタビ復号器の受信データ入力端子
１０２ ブランチメトリック演算部
１０３ ＡＣＳ演算部
１０４ パスメトリック並び換え部
１０５ パスメトリック記憶部
１０６ パス選択信号記憶部
１０７ トレースバック演算部
１０８ ビタビ復号器の復号データ出力端子
２０１、２０２ ＡＣＳ演算部１０３のブランチメトリ
ック入力端子 ２０３、２０４ ＡＣＳ演算部１０３のパスメトリック
入力端子 ２０５、２０６、２０７、２０８ ＡＣＳ演算用加算器 ２０９、２１０ ＡＣＳ演算用減算器 ２１１、２１２ ＡＣＳ演算用セレクタ ２１３、２１４、２１５ パスメトリック並び換え用遅
延素子 ２１６ パスメトリック並び換え用セレクタ ２１７、２１８ ＡＣＳ演算部１０３のパス選択信号出
力端子 ２１９、２２０ パスメトリック並び換え部１０４のパ
スメトリック出力端子 ３０２ トレースバック用データバッファ ３０３ パス選択信号取り出し用セレクタ ３０４ トレースバック用シフトレジスタ ３０５ 次ビタビステート予測部 ３０６ トレースバック用アドレスバッファ ５０１ 次ビタビステート予測部３０５のセレクタ ５０２ 次ビタビステート予測部３０５のアップダウン
カウンタ ７０５ パスメトリック／パス選択信号共通記憶部 ７０６ アドレス生成／記憶制御部 ９０１、９０２ 畳み込み符号器の遅延素子 ９０３、９０４、９０５ 畳み込み符号器の加算器
ック入力端子 ２０３、２０４ ＡＣＳ演算部１０３のパスメトリック
入力端子 ２０５、２０６、２０７、２０８ ＡＣＳ演算用加算器 ２０９、２１０ ＡＣＳ演算用減算器 ２１１、２１２ ＡＣＳ演算用セレクタ ２１３、２１４、２１５ パスメトリック並び換え用遅
延素子 ２１６ パスメトリック並び換え用セレクタ ２１７、２１８ ＡＣＳ演算部１０３のパス選択信号出
力端子 ２１９、２２０ パスメトリック並び換え部１０４のパ
スメトリック出力端子 ３０２ トレースバック用データバッファ ３０３ パス選択信号取り出し用セレクタ ３０４ トレースバック用シフトレジスタ ３０５ 次ビタビステート予測部 ３０６ トレースバック用アドレスバッファ ５０１ 次ビタビステート予測部３０５のセレクタ ５０２ 次ビタビステート予測部３０５のアップダウン
カウンタ ７０５ パスメトリック／パス選択信号共通記憶部 ７０６ アドレス生成／記憶制御部 ９０１、９０２ 畳み込み符号器の遅延素子 ９０３、９０４、９０５ 畳み込み符号器の加算器
Claims (9)
- 【請求項１】 入力符号に基づいてブランチメトリック
を演算するブランチメトリック演算手段と、 前記ブランチメトリック演算手段により算出された前記
ブランチメトリックに基づいて、各ステートの上位ステ
ート及び下位ステートのパスメトリックを同時に時分割
処理により算出する加算／比較／選択（ＡＣＳ）演算手
段と、 前記ＡＣＳ演算手段により逐次算出される上位ステート
及び下位ステートのパスメトリックの連続する２組を、
下位ステート及び上位ステートのそれぞれにおいて連続
する偶数ステート及び奇数ステートのパスメトリックの
組として、時系列に並び換えるパスメトリック並び換え
手段と、 前記パスメトリック並び換え手段により並び換えられた
パスメトリックを記憶するパスメトリック記憶手段とを
備えたことを特徴とするビタビ復号器。 - 【請求項２】 前記パスメトリック記憶手段は、それぞ
れ１アドレス当たり、連続する偶数ステートのパスメト
リックと奇数ステートのパスメトリックとを１記憶単位
として記憶し、読み出し及び書き込みを行うことを特徴
とする請求項１記載のビタビ復号器。 - 【請求項３】 前記パスメトリック並び換え手段を用い
て、前記パスメトリック記憶手段一つに対する２回の読
み出し、２回の書き込みにより４つのパスメトリックを
更新することを特徴とする請求項１または２記載のビタ
ビ復号器。 - 【請求項４】 前記ＡＣＳ演算手段は、前記ブランチメ
トリック演算手段により算出された前記ブランチメトリ
ックと前記パスメトリック記憶手段に記憶された連続す
る偶数ステート及び奇数ステートのパスメトリックか
ら、対応する上位ステート及び下位ステートのパスメト
リックを同時に算出することを特徴とする請求項３記載
のビタビ復号器。 - 【請求項５】 前記パスメトリック並び換え手段は、下
位ステートのパスメトリック入力と、前記下位ステート
のパスメトリック入力を１サイクル遅延させる第１の遅
延素子と、上位ステートのパスメトリック入力を１サイ
クル遅延させる第２の遅延素子と、前記第２の遅延素子
の出力を１サイクル遅延させる第３の遅延素子と、前記
下位ステートのパスメトリック入力と前記第１の遅延素
子の出力と前記第２の遅延素子の出力と前記第３の遅延
素子の出力から２つを選択的に出力するセレクタとを備
え、 連続して入力される上位及び下位ステートのパスメトリ
ック入力に対して、最初のサイクルでは前記下位ステー
トのパスメトリック入力と前記第１の遅延素子の出力と
を出力し、続くサイクルでは前記第２の遅延素子の出力
と前記第３の遅延素子の出力とを出力することで、下位
ステートの連続する偶数及び奇数ステートのパスメトリ
ックと、上位ステートの連続する偶数及び奇数ステート
のパスメトリックとを時系列に前記パスメトリック記憶
手段に書き込むことを特徴とする請求項４記載のビタビ
復号器。 - 【請求項６】 入力符号に基づいてブランチメトリック
を演算するブランチメトリック演算手段と、 前記ブランチメトリック演算手段により算出された前記
ブランチメトリックに基づいて、各ステートの上位ステ
ート及び下位ステートのパスメトリックを同時に時分割
処理により算出すると共に、前時刻のパスメトリックと
組み合わせて最尤のパスを選択し、該選択した（生き残
り）パスの情報であるパス選択信号を生成する加算／比
較／選択（ＡＣＳ）演算手段と、 前記ＡＣＳ演算手段により逐次算出される上位ステート
及び下位ステートのパスメトリックの連続する２組を、
下位ステート及び上位ステートのそれぞれにおいて連続
する偶数ステート及び奇数ステートのパスメトリックの
組として、時系列に並び換えるパスメトリック並び換え
手段と、 前記パスメトリック並び換え手段により並び換えられた
パスメトリックを記憶するパスメトリック記憶手段と、 前記パス選択信号を記憶するパス選択信号記憶手段と、 前記パス選択信号記憶手段から読み出した過去のパス選
択信号を使用して過去の状態遷移を探索し、復号データ
を出力するトレースバック演算手段とを備え、 前記トレースバック演算手段は、 前記パス選択信号記憶手段より得られるパス選択信号に
基づいて、生き残りパスに従ったビタビステートを格納
するビタビステート格納手段と、 前記ビタビステート格納手段の内容に基づいて、次に更
新されるビタビステートの一部を予測するビタビステー
ト予測手段と、 前記ビタビステート予測手段により予測されたビタビス
テートの一部に基づいて、前記パス選択信号が記憶され
ている前記パス選択信号記憶手段のアドレスを算出する
パス選択信号記憶アドレス算出手段とを備えたことを特
徴とするビタビ復号器。 - 【請求項７】 前記ビタビステート予測手段は、 前記パス選択信号記憶手段の読み出し制御信号と前記ビ
タビステート格納手段のシフト制御信号とによって状態
を変化させるアップダウンカウンタと、 前記アップダウンカウンタの値に従って、前記ビタビス
テート格納手段の内容と次に更新されるビタビステート
の一部との対応を変化させるセレクタを備えた請求項６
記載のビタビ復号器。 - 【請求項８】 前記ビタビステート予測手段により予測
されたビタビステートの一部に基づいて、前記パス選択
信号記憶アドレス算出手段がアドレスを算出する過程、
該算出したアドレスに基づいて、前記パス選択信号記憶
手段のパス選択信号を読み出す過程、および該読み出し
たパス選択信号に基づいて、生き残りパスに従ったビタ
ビステートを前記ビタビステート格納手段に格納する過
程の少なくとも一つの過程においてパイプライン処理を
使用することを特徴とする請求項６記載のビタビ復号
器。 - 【請求項９】 入力符号に基づいて、ブランチメトリッ
クを演算するブランチメトリック演算手段と、 前記ブランチメトリック演算手段により算出された前記
ブランチメトリックに基づいて、各ステートの上位ステ
ート及び下位ステートのパスメトリックを同時に時分割
処理により算出すると共に、前時刻のパスメトリックと
組み合わせて最尤のパスを選択し、該選択した（生き残
り）パスの情報であるパス選択信号を生成する加算／比
較／選択（ＡＣＳ）演算手段と、 前記ＡＣＳ演算手段により逐次算出される上位ステート
及び下位ステートのパスメトリックの連続する２組を、
下位ステート及び上位ステートのそれぞれにおいて連続
する偶数ステート及び奇数ステートのパスメトリックの
組として、時系列に並び換えるパスメトリック並び換え
手段と、 前記パスメトリック並び換え手段により並び換えられた
パスメトリック及び前記パス選択信号を記憶する一つの
パスメトリック／パス選択信号共通記憶手段と、 前記パスメトリック／パス選択信号共通記憶手段から読
み出した過去のパス選択信号を使用して過去の状態遷移
を探索し、復号データを出力するトレースバック演算手
段であって、 前記パスメトリック／パス選択信号共通記憶手段より得
られるパス選択信号に基づいて、生き残りパスに従った
ビタビステートを格納するビタビステート格納手段と、 前記ビタビステート格納手段の内容に基づいて、次に更
新されるビタビステートの一部を予測するビタビステー
ト予測手段と、 前記ビタビステート予測手段により予測されたビタビス
テートの一部に基づいて、前記パス選択信号が記憶され
ている前記パス選択信号記憶手段のアドレスを算出する
パス選択信号記憶アドレス算出手段とを備えたトレース
バック演算手段と、 前記パスメトリック並び換え手段からのパスメトリック
と前記ＡＣＳ演算手段からのパス選択信号を受けて、前
記パスメトリック／パス選択信号共通記憶手段に対して
特定アドレスを生成し書き込みを行うと共に、前記パス
メトリック／パス選択信号共通記憶手段に記憶されてい
る前記パスメトリックと前記パス選択信号の読み出しを
行い、前記ＡＣＳ演算手段に前記パスメトリックを、ま
た前記トレースバック演算手段に前記パス選択信号を供
給させるアドレス生成／記憶制御手段とを備えたビタビ
復号器であって、 前記ＡＣＳ演算手段、前記パスメトリック演算手段、及
び前記トレースバック演算手段は、前記アドレス生成／
記憶制御手段による制御の下、前記パスメトリック／パ
ス選択信号共通記憶手段に対して時分割にアクセスする
ことを特徴とするビタビ復号器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| EP00310118A EP1102408B1 (en) | 1999-11-22 | 2000-11-15 | Viterbi decoder |
| DE60028906T DE60028906T2 (de) | 1999-11-22 | 2000-11-15 | Viterbi Dekoder |
| US09/714,405 US6324226B1 (en) | 1999-11-22 | 2000-11-16 | Viterbi decoder |
| KR10-2000-0069518A KR100426712B1 (ko) | 1999-11-22 | 2000-11-22 | 비터비 복호기 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33161299A JP3515720B2 (ja) | 1999-11-22 | 1999-11-22 | ビタビ復号器 |
Related Child Applications (1)
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|---|---|---|---|
| JP2003392604A Division JP2004120791A (ja) | 2003-11-21 | 2003-11-21 | ビタビ復号器 |
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|---|---|
| JP2001156651A JP2001156651A (ja) | 2001-06-08 |
| JP3515720B2 true JP3515720B2 (ja) | 2004-04-05 |
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ID=18245612
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33161299A Expired - Fee Related JP3515720B2 (ja) | 1999-11-22 | 1999-11-22 | ビタビ復号器 |
Country Status (5)
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| EP (1) | EP1102408B1 (ja) |
| JP (1) | JP3515720B2 (ja) |
| KR (1) | KR100426712B1 (ja) |
| DE (1) | DE60028906T2 (ja) |
Families Citing this family (26)
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