JPH11186920A - ビタビ復号装置 - Google Patents
ビタビ復号装置Info
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- JPH11186920A JPH11186920A JP9351435A JP35143597A JPH11186920A JP H11186920 A JPH11186920 A JP H11186920A JP 9351435 A JP9351435 A JP 9351435A JP 35143597 A JP35143597 A JP 35143597A JP H11186920 A JPH11186920 A JP H11186920A
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Abstract
(57)【要約】
【課題】 回路規模が小さく、高速動作可能なビタビ復
号装置を提供する。 【解決手段】 パスメモリ回路７０５内に例えばビット
数＝８でワード数＝４のデュアルポートのＲＡＭを３個
備え（ＲＡＭ１０、ＲＡＭ１１、ＲＡＭ１２）、これら
３個のＲＡＭにコントロール回路１０１の制御に従って
毎クロック、パス選択情報ｓ１０２を、例えばＲＡＭ１
２→ＲＡＭ１１→ＲＡＭ１０→ＲＡＭ１２→ＲＡＭ１１
・・・の順に書き込む。一方、これらのＲＡＭからはコ
ントロール回路１０１の制御に従って毎クロック、パス
選択情報が読み出され、読出パス選択情報ｓ１０５等と
してトレース回路１０２に入力される。トレース回路１
０２は、読出パス選択情報と、コントロール回路１０１
で生成されるトレース開始ステート情報ｓ１０８とに基
づいて３時刻分のトレースを行う。トレース結果に基づ
いて、復号データ、および後続のクロックでのトレース
開始ステートが求められる。
号装置を提供する。 【解決手段】 パスメモリ回路７０５内に例えばビット
数＝８でワード数＝４のデュアルポートのＲＡＭを３個
備え（ＲＡＭ１０、ＲＡＭ１１、ＲＡＭ１２）、これら
３個のＲＡＭにコントロール回路１０１の制御に従って
毎クロック、パス選択情報ｓ１０２を、例えばＲＡＭ１
２→ＲＡＭ１１→ＲＡＭ１０→ＲＡＭ１２→ＲＡＭ１１
・・・の順に書き込む。一方、これらのＲＡＭからはコ
ントロール回路１０１の制御に従って毎クロック、パス
選択情報が読み出され、読出パス選択情報ｓ１０５等と
してトレース回路１０２に入力される。トレース回路１
０２は、読出パス選択情報と、コントロール回路１０１
で生成されるトレース開始ステート情報ｓ１０８とに基
づいて３時刻分のトレースを行う。トレース結果に基づ
いて、復号データ、および後続のクロックでのトレース
開始ステートが求められる。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば衛星放送
等で使用される畳み込み符号の最尤復号法に使用される
ビタビ復号装置に関する。
等で使用される畳み込み符号の最尤復号法に使用される
ビタビ復号装置に関する。
【０００２】
【従来の技術】畳み込み符号を復号する方式の一つとし
て、ビタビ復号方式が知られている。このビタビ復号方
式は、畳み込み符号に対する最尤復号方式であり、送信
側のエンコーダから生成され得る符号系列の中から、受
信された符号系列に最も近い系列（以下、このような系
列を最尤パスと表記する）を選ぶことにより、誤り訂正
を行う。すなわち、送信側のエンコーダによる符号化方
法に基づいて作成される、遷移ダイヤグラム（以下、ト
レリスと表記する）を前提とし、遷移ダイヤグラム上で
生じ得る遷移の内から、例えば受信された符号系列との
ハミング距離が最小となるものを最尤パスとして選択す
るようになされている。
て、ビタビ復号方式が知られている。このビタビ復号方
式は、畳み込み符号に対する最尤復号方式であり、送信
側のエンコーダから生成され得る符号系列の中から、受
信された符号系列に最も近い系列（以下、このような系
列を最尤パスと表記する）を選ぶことにより、誤り訂正
を行う。すなわち、送信側のエンコーダによる符号化方
法に基づいて作成される、遷移ダイヤグラム（以下、ト
レリスと表記する）を前提とし、遷移ダイヤグラム上で
生じ得る遷移の内から、例えば受信された符号系列との
ハミング距離が最小となるものを最尤パスとして選択す
るようになされている。
【０００３】ビタビ復号方式を行うビタビ復号装置は、
ブランチメトリック、すなわちトレリス上の各状態に到
達するパスと受信された符号系列とのハミング距離をク
ロックに従って計算するブランチメトリック計算回路
と、ブランチメトリックに基づいてステートメトリック
を計算し、ステートメトリックの値を比較して最尤パス
を選択するＡＣＳ回路、ステートメトリックの値を正規
化する正規化回路、ステートメトリックの値を記憶する
ステートメトリック記憶回路、ＡＣＳによる選択結果に
従って復号データを生成するパスメモリ回路を備える構
成とされている。
ブランチメトリック、すなわちトレリス上の各状態に到
達するパスと受信された符号系列とのハミング距離をク
ロックに従って計算するブランチメトリック計算回路
と、ブランチメトリックに基づいてステートメトリック
を計算し、ステートメトリックの値を比較して最尤パス
を選択するＡＣＳ回路、ステートメトリックの値を正規
化する正規化回路、ステートメトリックの値を記憶する
ステートメトリック記憶回路、ＡＣＳによる選択結果に
従って復号データを生成するパスメモリ回路を備える構
成とされている。
【０００４】ここで、パスメモリ回路としては、レジス
タ列を用いてパス選択内容を遷移させるレジスタ遷移法
を行うものと、ＲＡＭを用いてパス選択内容を記憶さ
せ、記憶内容をトレースして復号する方法を行うものの
２種類がある。以下、これら２種類の方法について説明
する。
タ列を用いてパス選択内容を遷移させるレジスタ遷移法
を行うものと、ＲＡＭを用いてパス選択内容を記憶さ
せ、記憶内容をトレースして復号する方法を行うものの
２種類がある。以下、これら２種類の方法について説明
する。
【０００５】従来のビタビ復号装置において一般的に使
用されてきたレジスタ遷移法においては、パスメモリ回
路内にセレクタとレジスタからなるメモリセルをトレリ
ス上に配置し、ＡＣＳ回路から出力されるパス選択情報
に基づいてレジスタの内容を遷移させる。メモリセルの
構成の一例を図１６に示した。また、拘束長＝３の場合
のメモリセルの配置の一例を図１７に示した（図１７中
ではメモリセルをＭＳと表記した）。このような構成に
より、各メモリセルのレジスタ内には、各ステートから
の生き残りパスに対応する情報が保存されることにな
る。メモリセルには打ち切り長分の段数が配置され、最
終段の出力の内、最尤ステートの出力を選ぶことによっ
て最尤パスに対する情報を選択し、復号データを出力す
る。
用されてきたレジスタ遷移法においては、パスメモリ回
路内にセレクタとレジスタからなるメモリセルをトレリ
ス上に配置し、ＡＣＳ回路から出力されるパス選択情報
に基づいてレジスタの内容を遷移させる。メモリセルの
構成の一例を図１６に示した。また、拘束長＝３の場合
のメモリセルの配置の一例を図１７に示した（図１７中
ではメモリセルをＭＳと表記した）。このような構成に
より、各メモリセルのレジスタ内には、各ステートから
の生き残りパスに対応する情報が保存されることにな
る。メモリセルには打ち切り長分の段数が配置され、最
終段の出力の内、最尤ステートの出力を選ぶことによっ
て最尤パスに対する情報を選択し、復号データを出力す
る。
【０００６】このようなレジスタ遷移法は、高速動作が
可能であるという利点がある反面、打ち切り長が長くな
ると回路規模が膨大になるという欠点がある。特に、最
近は、打ち切り長が１００を越えるような用途も出てき
たので、回路規模の大型化が深刻な問題となっている。
可能であるという利点がある反面、打ち切り長が長くな
ると回路規模が膨大になるという欠点がある。特に、最
近は、打ち切り長が１００を越えるような用途も出てき
たので、回路規模の大型化が深刻な問題となっている。
【０００７】そこで、近年では、打ち切り長分のＲＡＭ
(Random Access Memory)を用いてパス情報を記憶し、記
憶した情報をトレースすることで復号する方法が盛んに
研究されている。以下、この方法をトレースバック法と
呼ぶ。
(Random Access Memory)を用いてパス情報を記憶し、記
憶した情報をトレースすることで復号する方法が盛んに
研究されている。以下、この方法をトレースバック法と
呼ぶ。
【０００８】
【発明が解決しようとする課題】トレースバック法によ
れば、レジスタ遷移法よりも遥に回路規模の小さいパス
メモリ回路を構成できる。しかしながら、トレースバッ
ク法を行う従来の装置においては、依然としてパスメモ
リ回路が大きな回路規模を有している。
れば、レジスタ遷移法よりも遥に回路規模の小さいパス
メモリ回路を構成できる。しかしながら、トレースバッ
ク法を行う従来の装置においては、依然としてパスメモ
リ回路が大きな回路規模を有している。
【０００９】この発明はこのような事情に鑑みて提案さ
れたものであり、従って、この発明の目的は、回路規模
が小さく、高速動作可能なビタビ復号装置を提供するこ
とにある。
れたものであり、従って、この発明の目的は、回路規模
が小さく、高速動作可能なビタビ復号装置を提供するこ
とにある。
【００１０】
【課題を解決するための手段】請求項１の発明は、畳み
込み符号の各遷移状態でのパスの選択情報を、書き換え
可能なメモリを用いて記憶するパスメモリを備え、その
パスメモリに保持された情報を打ち切り長分トレースす
ることでビタビ復号を行うビタビ復号装置において、パ
スメモリ内に複数個の書き換え可能なメモリを備え、１
クロックの間に複数時刻分のトレースを行って復号する
ことを特徴とするビタビ復号装置である。
込み符号の各遷移状態でのパスの選択情報を、書き換え
可能なメモリを用いて記憶するパスメモリを備え、その
パスメモリに保持された情報を打ち切り長分トレースす
ることでビタビ復号を行うビタビ復号装置において、パ
スメモリ内に複数個の書き換え可能なメモリを備え、１
クロックの間に複数時刻分のトレースを行って復号する
ことを特徴とするビタビ復号装置である。
【００１１】以上のような発明によれば、１クロックの
間に複数時刻分のトレースを行って復号を行うことによ
り、ＲＡＭの総ワード数を少なくすることができる。
間に複数時刻分のトレースを行って復号を行うことによ
り、ＲＡＭの総ワード数を少なくすることができる。
【００１２】また、パス選択情報を書き込む際には複数
個の書き換え可能なメモリに順に書き込みを行い、トレ
ースの際には、かかる複数個のメモリから順に読み出し
を行って複数時刻分のトレースを行うことにより、各ク
ロックの各メモリへのアクセス回数を１回としつつ、複
数時刻分のトレースが可能となる。
個の書き換え可能なメモリに順に書き込みを行い、トレ
ースの際には、かかる複数個のメモリから順に読み出し
を行って複数時刻分のトレースを行うことにより、各ク
ロックの各メモリへのアクセス回数を１回としつつ、複
数時刻分のトレースが可能となる。
【００１３】さらに、複数個のメモリの各々の出力の
内、トレースする可能性のあるステートの情報を、トレ
ース開始ステートに基づいて予め選択し、選択されたス
テートの情報についてトレースを行うようにすること
で、複数時刻分のトレースを行っても遅延の増大を最小
限に抑えることが可能となる。
内、トレースする可能性のあるステートの情報を、トレ
ース開始ステートに基づいて予め選択し、選択されたス
テートの情報についてトレースを行うようにすること
で、複数時刻分のトレースを行っても遅延の増大を最小
限に抑えることが可能となる。
【００１４】
【発明の実施の形態】以下、図面を参照して、この発明
の第１の実施形態について説明する。まず、図１を参照
してこの発明の第１の実施形態の全体的な構成について
説明する。この発明の第１の実施形態は、ブランチメト
リック計算回路７０１、ＡＣＳ回路７０２、正規化回路
７０３、ステートメトリック記憶回路７０４、およびパ
スメモリ回路７０５を備える構成とされており、送信側
から伝送路を介して受信されたデータが入力された時、
送信側のエンコーダから生成され得る符号系列の中から
最尤パスを選択し、選択内容に基づいて復号データを生
成する。
の第１の実施形態について説明する。まず、図１を参照
してこの発明の第１の実施形態の全体的な構成について
説明する。この発明の第１の実施形態は、ブランチメト
リック計算回路７０１、ＡＣＳ回路７０２、正規化回路
７０３、ステートメトリック記憶回路７０４、およびパ
スメモリ回路７０５を備える構成とされており、送信側
から伝送路を介して受信されたデータが入力された時、
送信側のエンコーダから生成され得る符号系列の中から
最尤パスを選択し、選択内容に基づいて復号データを生
成する。
【００１５】すなわち、送信側のエンコーダによる符号
化方法に基づいて作成される、例えば図２に示すような
遷移ダイヤグラム（以下、トレリスと表記する）を前提
とし、遷移ダイヤグラム上で生じ得る遷移の内から、例
えば受信された符号系列とのハミング距離が最小となる
ものを最尤パスとして選択するようになされている。
化方法に基づいて作成される、例えば図２に示すような
遷移ダイヤグラム（以下、トレリスと表記する）を前提
とし、遷移ダイヤグラム上で生じ得る遷移の内から、例
えば受信された符号系列とのハミング距離が最小となる
ものを最尤パスとして選択するようになされている。
【００１６】ブランチメトリック計算回路７０１は、受
信データ信号ｓ７０１が入力されたとき、この受信デー
タのブランチメトリックを計算して、計算結果をブラン
チメトリック信号ｓ７０２として出力する。ＡＣＳ回路
７０２は、ブランチメトリック信号ｓ７０２と、ステー
トメトリック記憶回路７０４から入力されるステートメ
トリック信号ｓ７０５とに基づいて、あるステートに合
流する２本のそれぞれのパスに対し、ブランチメトリッ
クとステートメトリックとを加算してそれら加算値を比
較し、比較結果に基づいて尤度の高いものを選択して、
新ステートメトリックとする。
信データ信号ｓ７０１が入力されたとき、この受信デー
タのブランチメトリックを計算して、計算結果をブラン
チメトリック信号ｓ７０２として出力する。ＡＣＳ回路
７０２は、ブランチメトリック信号ｓ７０２と、ステー
トメトリック記憶回路７０４から入力されるステートメ
トリック信号ｓ７０５とに基づいて、あるステートに合
流する２本のそれぞれのパスに対し、ブランチメトリッ
クとステートメトリックとを加算してそれら加算値を比
較し、比較結果に基づいて尤度の高いものを選択して、
新ステートメトリックとする。
【００１７】このような選択の内容をパス選択情報ｓ７
０６として出力し、最小のステートメトリックを持つス
テートの番号を最尤ステート信号ｓ７０７として出力
し、新たに得られたステートメトリックを新ステートメ
トリック信号ｓ７０３として出力する。
０６として出力し、最小のステートメトリックを持つス
テートの番号を最尤ステート信号ｓ７０７として出力
し、新たに得られたステートメトリックを新ステートメ
トリック信号ｓ７０３として出力する。
【００１８】ここで、パスの選択方法について、拘束長
＝４の場合を例として説明する。図２のトレリスは、８
個のステート０００、００１、０１０、０１１、１０
０、１０１、１１０、１１１を有し、拘束長＝４の場合
のトレリスの一例である。ここで矢印は各タイムスロッ
ト毎に生じ得るパスを示しており、復号データ'0' に対
応するパスを点線で示し、復号データ'1' に対応するパ
スを実線で示した。各タイムスロット毎にすべてのステ
ートには合流する２本のパスが存在する。そこで、ある
ステートに合流する２本のそれぞれのパスに対し、受信
信号とパスとのハミング距離（ブランチメトリック）
と、それまでのブランチメトリックの累積和（ステート
メトリック）とを加算して比較を行い、この比較結果に
基づいて尤度の高いものが選択される。
＝４の場合を例として説明する。図２のトレリスは、８
個のステート０００、００１、０１０、０１１、１０
０、１０１、１１０、１１１を有し、拘束長＝４の場合
のトレリスの一例である。ここで矢印は各タイムスロッ
ト毎に生じ得るパスを示しており、復号データ'0' に対
応するパスを点線で示し、復号データ'1' に対応するパ
スを実線で示した。各タイムスロット毎にすべてのステ
ートには合流する２本のパスが存在する。そこで、ある
ステートに合流する２本のそれぞれのパスに対し、受信
信号とパスとのハミング距離（ブランチメトリック）
と、それまでのブランチメトリックの累積和（ステート
メトリック）とを加算して比較を行い、この比較結果に
基づいて尤度の高いものが選択される。
【００１９】正規化回路７０３は、ＡＣＳ回路７０２か
ら出力される新ステートメトリック信号ｓ７０３から最
小のステートメトリックを減算する方法等を用いて正規
化し、予め設定されている範囲内の値にして、正規化ス
テートメトリック信号ｓ７０４として出力する。ステー
トメトリック記憶回路７０４は、正規化回路７０３から
出力される正規化ステートメトリック信号ｓ７０４を記
憶し、これをステートメトリック信号ｓ７０５としてＡ
ＣＳ回路７０２に戻す。
ら出力される新ステートメトリック信号ｓ７０３から最
小のステートメトリックを減算する方法等を用いて正規
化し、予め設定されている範囲内の値にして、正規化ス
テートメトリック信号ｓ７０４として出力する。ステー
トメトリック記憶回路７０４は、正規化回路７０３から
出力される正規化ステートメトリック信号ｓ７０４を記
憶し、これをステートメトリック信号ｓ７０５としてＡ
ＣＳ回路７０２に戻す。
【００２０】パスメモリ回路７０５は、トレースバック
法による復号動作を行うものであり、上述したような、
トレースバック法を行う一般的なパスメモリと比較して
ＲＡＭの面積を小さくするようになされたものである。
かかるパスメモリ回路７０５の説明を行うに先立って、
理解を容易とするために、一般的なトレースバック法に
おけるトレースの動作を拘束長＝４の場合を例として説
明する。図３において、ステート０１からトレースする
場合を考える。ステート００１への遷移の可能性がある
ステートは、ステート０００とステート１００である。
ここでパスメモリには、ステート０００側のパスを選ん
であった時には０、ステート１００側のパスを選んであ
った時には１（すなわち前ステートの最上位ビット）が
記憶してある。
法による復号動作を行うものであり、上述したような、
トレースバック法を行う一般的なパスメモリと比較して
ＲＡＭの面積を小さくするようになされたものである。
かかるパスメモリ回路７０５の説明を行うに先立って、
理解を容易とするために、一般的なトレースバック法に
おけるトレースの動作を拘束長＝４の場合を例として説
明する。図３において、ステート０１からトレースする
場合を考える。ステート００１への遷移の可能性がある
ステートは、ステート０００とステート１００である。
ここでパスメモリには、ステート０００側のパスを選ん
であった時には０、ステート１００側のパスを選んであ
った時には１（すなわち前ステートの最上位ビット）が
記憶してある。
【００２１】また、何れのステートから遷移する場合に
も入力は１であり、これはステート００１の最下位ビッ
トで表現されている。以上により、トレースの動作は次
のように行えば良い。すなわち、図４に示すように、ト
レースを開始するトレース開始ステートの最下位ビット
を復号ビットとし、トレース開始ステートに後続してト
レースする次トレースステートの番号は、トレース開始
ステートの最上位ビットから下位２ビット目までに、パ
スメモリ内のビットを新たに最上位ビットとして付け加
えることで生成する。このような動作によって、最小ス
テートメトリックをとるステートから、選択されたパス
を遡ることができる。
も入力は１であり、これはステート００１の最下位ビッ
トで表現されている。以上により、トレースの動作は次
のように行えば良い。すなわち、図４に示すように、ト
レースを開始するトレース開始ステートの最下位ビット
を復号ビットとし、トレース開始ステートに後続してト
レースする次トレースステートの番号は、トレース開始
ステートの最上位ビットから下位２ビット目までに、パ
スメモリ内のビットを新たに最上位ビットとして付け加
えることで生成する。このような動作によって、最小ス
テートメトリックをとるステートから、選択されたパス
を遡ることができる。
【００２２】ビタビ復号装置を高速に動作させるために
は、ＲＡＭはクロック毎に一回しかアクセスできない。
各ＲＡＭに対して１回のアクセスで復号を行うためのパ
スメモリ回路の動作を、シングルポートのメモリを４個
使用する場合を例として説明する。以下の説明において
は、符号の拘束長＝４とし、打ち切り長＝６とする。こ
の場合に、４個のシングルポートのメモリとしては、ス
テート数分のビット数（ここでは８ビット）と打ち切り
長分のワード数（ここでは６ワード）を持つものが使用
される。ＡＣＳ回路からパスメモリへは、ステート数分
のパス選択情報が毎クロック入力される。４個のＲＡＭ
は、以下の（１）〜（４）の４個の役割を打ち切り長分
のクロック（ここでは６クロック）毎に順次切り替える
（図５参照）。
は、ＲＡＭはクロック毎に一回しかアクセスできない。
各ＲＡＭに対して１回のアクセスで復号を行うためのパ
スメモリ回路の動作を、シングルポートのメモリを４個
使用する場合を例として説明する。以下の説明において
は、符号の拘束長＝４とし、打ち切り長＝６とする。こ
の場合に、４個のシングルポートのメモリとしては、ス
テート数分のビット数（ここでは８ビット）と打ち切り
長分のワード数（ここでは６ワード）を持つものが使用
される。ＡＣＳ回路からパスメモリへは、ステート数分
のパス選択情報が毎クロック入力される。４個のＲＡＭ
は、以下の（１）〜（４）の４個の役割を打ち切り長分
のクロック（ここでは６クロック）毎に順次切り替える
（図５参照）。
【００２３】（１）パス選択情報を順次書き込む。
【００２４】（２）書き込まれたパス選択情報に基づい
て順次トレースする。復号は行わない。
て順次トレースする。復号は行わない。
【００２５】（３）アクセス無し。
【００２６】（４）（２）でのトレース結果から順次ト
レースを行って復号ビットを出力する。
レースを行って復号ビットを出力する。
【００２７】このような切り替え動作の基づく各ＲＡＭ
の動作を図６に示す。以上のようなメモリオペレーショ
ンによって、ＲＡＭを用いても高速な復号が可能なビタ
ビ復号装置を構成することができる。このような一般的
なトレースバック法によればレジスタ遷移法を行う場合
と比較して遥に回路規模を縮小できる。しかしながら、
打ち切り長分のワード数を持つＲＡＭが４個必要なた
め、ＲＡＭの総ワード数は打ち切り長×４となり、依然
として大きな回路規模が必要とされる。そこで、この発
明の一実施形態は、パスメモリ回路の回路規模をさらに
縮小するものである。
の動作を図６に示す。以上のようなメモリオペレーショ
ンによって、ＲＡＭを用いても高速な復号が可能なビタ
ビ復号装置を構成することができる。このような一般的
なトレースバック法によればレジスタ遷移法を行う場合
と比較して遥に回路規模を縮小できる。しかしながら、
打ち切り長分のワード数を持つＲＡＭが４個必要なた
め、ＲＡＭの総ワード数は打ち切り長×４となり、依然
として大きな回路規模が必要とされる。そこで、この発
明の一実施形態は、パスメモリ回路の回路規模をさらに
縮小するものである。
【００２８】図７を参照して、この発明の一実施形態に
おけるパスメモリ回路７０５について説明する。パスメ
モリ回路７０５は、拘束長＝４の符号に対し、打ち切り
長＝６の復号を行う場合に、ビット数＝８でワード数＝
４の１ライト−１リ−ドのデュアルポートのＲＡＭを３
個備え、１クロックの間に３時刻分のトレースを行うパ
スメモリ回路である。
おけるパスメモリ回路７０５について説明する。パスメ
モリ回路７０５は、拘束長＝４の符号に対し、打ち切り
長＝６の復号を行う場合に、ビット数＝８でワード数＝
４の１ライト−１リ−ドのデュアルポートのＲＡＭを３
個備え、１クロックの間に３時刻分のトレースを行うパ
スメモリ回路である。
【００２９】ＡＣＳ回路から入力されるパス選択情報ｓ
１０２は、コントロール回路１０１で生成される書き込
みコントロール信号ｓ１０３に基づいて、毎クロック、
ＲＡＭ１２→ＲＡＭ１１→ＲＡＭ１０→ＲＡＭ１２→Ｒ
ＡＭ１１・・・の順にＲＡＭに記憶される。ＲＡＭ１
０、ＲＡＭ１１、ＲＡＭ１２からはコントロール回路１
０１で生成される読み出しコントロール信号ｓ１０４に
従って、毎クロック全てのＲＡＭからパス選択情報の読
み出しを行って読出パス選択情報ｓ１０５、ｓ１０６、
ｓ１０７をトレース回路１０２に入力する。
１０２は、コントロール回路１０１で生成される書き込
みコントロール信号ｓ１０３に基づいて、毎クロック、
ＲＡＭ１２→ＲＡＭ１１→ＲＡＭ１０→ＲＡＭ１２→Ｒ
ＡＭ１１・・・の順にＲＡＭに記憶される。ＲＡＭ１
０、ＲＡＭ１１、ＲＡＭ１２からはコントロール回路１
０１で生成される読み出しコントロール信号ｓ１０４に
従って、毎クロック全てのＲＡＭからパス選択情報の読
み出しを行って読出パス選択情報ｓ１０５、ｓ１０６、
ｓ１０７をトレース回路１０２に入力する。
【００３０】なお、コントロール回路１０１に基づくメ
モリオペレーションのタイミングを図８に示す。トレー
ス回路１０２では、ＲＡＭ１０，ＲＡＭ１１，ＲＡＭ１
２から出力される読出パス選択情報ｓ１０５、ｓ１０
６、ｓ１０７、およびコントロール回路１０１で生成さ
れるトレース開始ステート情報ｓ１０８に従って３時刻
分のトレースを行い、その結果はトレース結果信号ｓ１
０９としてコントロール回路ｓ１０１に入力される。コ
ントロール回路ｓ１０１では、トレース結果信号ｓ１０
９と最尤ステート信号ｓ１０１に基づいて、打ち切り長
／２クロック毎にトレース開始ステートの初期化を行い
ながら、次のクロックのトレース開始ステートを求め
る。
モリオペレーションのタイミングを図８に示す。トレー
ス回路１０２では、ＲＡＭ１０，ＲＡＭ１１，ＲＡＭ１
２から出力される読出パス選択情報ｓ１０５、ｓ１０
６、ｓ１０７、およびコントロール回路１０１で生成さ
れるトレース開始ステート情報ｓ１０８に従って３時刻
分のトレースを行い、その結果はトレース結果信号ｓ１
０９としてコントロール回路ｓ１０１に入力される。コ
ントロール回路ｓ１０１では、トレース結果信号ｓ１０
９と最尤ステート信号ｓ１０１に基づいて、打ち切り長
／２クロック毎にトレース開始ステートの初期化を行い
ながら、次のクロックのトレース開始ステートを求め
る。
【００３１】このようなメモリオペレーションについ
て、図９および図１０を参照してより具体的に説明す
る。図９および図１０は連続する時刻におけるＲＡＭ１
０，ＲＡＭ１１，ＲＡＭ１２に対する書き込み／読み出
しについて図示したものである。上述したように、これ
ら３個のＲＡＭは、ビット数＝８でワード数＝４のデュ
アルポートのＲＡＭである。記載スペースの都合によ
り、図９に時刻１〜時刻６までを図示し、図１０に時刻
７〜時刻１３までを図示した。ここで、各メモリのアド
レスは何れも左から順に０、１、２、３であるとする。
時刻１、２、３・・・９までは、各ＲＡＭに順次パス選
択情報が書き込まれ、時刻９においては、各ＲＡＭにつ
いて３つのアドレスに書き込みがなされている。
て、図９および図１０を参照してより具体的に説明す
る。図９および図１０は連続する時刻におけるＲＡＭ１
０，ＲＡＭ１１，ＲＡＭ１２に対する書き込み／読み出
しについて図示したものである。上述したように、これ
ら３個のＲＡＭは、ビット数＝８でワード数＝４のデュ
アルポートのＲＡＭである。記載スペースの都合によ
り、図９に時刻１〜時刻６までを図示し、図１０に時刻
７〜時刻１３までを図示した。ここで、各メモリのアド
レスは何れも左から順に０、１、２、３であるとする。
時刻１、２、３・・・９までは、各ＲＡＭに順次パス選
択情報が書き込まれ、時刻９においては、各ＲＡＭにつ
いて３つのアドレスに書き込みがなされている。
【００３２】時刻１０以降のオペレーションが図８に示
されている。時刻１０に対応する図８の先頭のクロック
においては、各ＲＡＭのアドレス３から記憶内容（３個
のパス選択情報９、８、７）を読み出し、トレースを行
うと共に、ＲＡＭ１２のアドレス０に後続のパス選択情
報１０を書き込む。ここで、図９および図１０において
は、読み出しの矢印に付し’ｔ’はトレースを行うこと
を示し、’ｄ’はトレースして復号を行うことを示す。
されている。時刻１０に対応する図８の先頭のクロック
においては、各ＲＡＭのアドレス３から記憶内容（３個
のパス選択情報９、８、７）を読み出し、トレースを行
うと共に、ＲＡＭ１２のアドレス０に後続のパス選択情
報１０を書き込む。ここで、図９および図１０において
は、読み出しの矢印に付し’ｔ’はトレースを行うこと
を示し、’ｄ’はトレースして復号を行うことを示す。
【００３３】時刻１１に対応する図８の２番目のクロッ
クにおいては、各ＲＡＭのアドレス２から記憶内容（３
個のパス選択情報６、５、４）を読み出し、トレースを
行うと共に、ＲＡＭ１１のアドレス０に後続のパス選択
情報１１を書き込む。さらに、時刻１２に対応する図８
の３番目のクロックにおいては、各ＲＡＭのアドレス１
から記憶内容（パス選択情報３、２、１）を読み出し、
トレースしてから、パス選択情報１〜９に対応する復号
を行うと共に、ＲＡＭ１２のアドレス０に後続のパス選
択情報１２を書き込む。そして、時刻１３に対応する図
８の４番目のクロックにおいては、各ＲＡＭのアドレス
０から記憶内容（３個のパス選択情報１０、１１、１２
を読み出し、トレースおよびトレース開始ステートの初
期化を行うと共に、ＲＡＭ１２アドレス１に後続のパス
選択情報１３を書き込む。
クにおいては、各ＲＡＭのアドレス２から記憶内容（３
個のパス選択情報６、５、４）を読み出し、トレースを
行うと共に、ＲＡＭ１１のアドレス０に後続のパス選択
情報１１を書き込む。さらに、時刻１２に対応する図８
の３番目のクロックにおいては、各ＲＡＭのアドレス１
から記憶内容（パス選択情報３、２、１）を読み出し、
トレースしてから、パス選択情報１〜９に対応する復号
を行うと共に、ＲＡＭ１２のアドレス０に後続のパス選
択情報１２を書き込む。そして、時刻１３に対応する図
８の４番目のクロックにおいては、各ＲＡＭのアドレス
０から記憶内容（３個のパス選択情報１０、１１、１２
を読み出し、トレースおよびトレース開始ステートの初
期化を行うと共に、ＲＡＭ１２アドレス１に後続のパス
選択情報１３を書き込む。
【００３４】このように復号およびそれに後続するクロ
ックにおけるトレース開始ステートの初期化が３クロッ
クに１度行われ、また、何れのクロックにおいても、後
続のパス選択情報が１アドレス分入力される。
ックにおけるトレース開始ステートの初期化が３クロッ
クに１度行われ、また、何れのクロックにおいても、後
続のパス選択情報が１アドレス分入力される。
【００３５】一方、トレース開始ステート情報ｓ１０８
は出力バッファ１０３にも入力される。出力バッファ１
０３では打ち切り長以上トレースを行った後のトレース
開始ステート情報ｓ１０８の下位３ビットを復号ビット
としてバッファし、本来の時系列順に並べ換えた後に復
号ビット信号ｓ１１０として出力する。以上のような構
成によって、各ＲＡＭへのアクセスは、毎クロックにつ
き１回としたまま、パスメモリ回路内のＲＡＭの総ワー
ド数を打ち切り長×２にすることができる。これによっ
てビタビ復号装置の回路規模を削減できる。
は出力バッファ１０３にも入力される。出力バッファ１
０３では打ち切り長以上トレースを行った後のトレース
開始ステート情報ｓ１０８の下位３ビットを復号ビット
としてバッファし、本来の時系列順に並べ換えた後に復
号ビット信号ｓ１１０として出力する。以上のような構
成によって、各ＲＡＭへのアクセスは、毎クロックにつ
き１回としたまま、パスメモリ回路内のＲＡＭの総ワー
ド数を打ち切り長×２にすることができる。これによっ
てビタビ復号装置の回路規模を削減できる。
【００３６】次にトレース回路１０２について説明す
る。トレースはＲＡＭ１０→ＲＡＭ１１→ＲＡＭ１２の
順に行われるので、パス選択情報ｓ１０５の中から何れ
のステートのパス選択情報を選ぶかは、トレース開始ス
テート情報ｓ１０８によって決定される。また、トレー
ス開始ステート情報ｓ１０８によってパス選択情報ｓ１
０６、ｓ１０７からは選ぶべきステートの候補を、それ
ぞれ２つ、４つまで絞ることができる（図１１参照）。
トレース回路１０２は、この性質を用いることで構成す
る。
る。トレースはＲＡＭ１０→ＲＡＭ１１→ＲＡＭ１２の
順に行われるので、パス選択情報ｓ１０５の中から何れ
のステートのパス選択情報を選ぶかは、トレース開始ス
テート情報ｓ１０８によって決定される。また、トレー
ス開始ステート情報ｓ１０８によってパス選択情報ｓ１
０６、ｓ１０７からは選ぶべきステートの候補を、それ
ぞれ２つ、４つまで絞ることができる（図１１参照）。
トレース回路１０２は、この性質を用いることで構成す
る。
【００３７】図１２に、トレース回路１０２の構成を図
示した。ＲＡＭ１０，ＲＡＭ１１，ＲＡＭ１２から入力
されるパス選択情報ｓ１０５，ｓ１０６，ｓ１０７は、
それぞれ、選択回路４０１、４０２、４０３に入力され
る。一方、選択回路４０１、４０２、４０３には、トレ
ース開始ステート情報ｓ１０７も入力される。選択回路
４０１では、トレース開始ステート情報ｓ１０７に従っ
て、パス選択情報ｓ１０４からトレースするステートの
パス選択情報を選択して、トレース結果情報ｓ４０１と
して出力する。また、選択回路４０２では、トレース開
始ステート情報ｓ１０７に従って、パス選択情報ｓ１０
５からトレースする可能性のある２つのステートのパス
選択情報を選択して、前トレース情報ｓ４０２として出
力する。
示した。ＲＡＭ１０，ＲＡＭ１１，ＲＡＭ１２から入力
されるパス選択情報ｓ１０５，ｓ１０６，ｓ１０７は、
それぞれ、選択回路４０１、４０２、４０３に入力され
る。一方、選択回路４０１、４０２、４０３には、トレ
ース開始ステート情報ｓ１０７も入力される。選択回路
４０１では、トレース開始ステート情報ｓ１０７に従っ
て、パス選択情報ｓ１０４からトレースするステートの
パス選択情報を選択して、トレース結果情報ｓ４０１と
して出力する。また、選択回路４０２では、トレース開
始ステート情報ｓ１０７に従って、パス選択情報ｓ１０
５からトレースする可能性のある２つのステートのパス
選択情報を選択して、前トレース情報ｓ４０２として出
力する。
【００３８】前トレース情報ｓ４０２は選択回路４０４
に入力される。選択回路４０４にはさらに、トレース結
果情報ｓ４０１が入力される。選択回路４０４は、トレ
ース結果情報ｓ４０１に従ってトレースするステートの
パス選択情報を選択して、トレース結果情報ｓ４０３と
して出力する。また、選択回路４０３では、トレース開
始ステート情報ｓ１０７に従ってパス選択情報ｓ１０６
からトレースする可能性のある４個のステートのパス選
択情報を選択して、前トレース情報ｓ４０４として出力
する。前トレース情報ｓ４０４は、選択回路４０５に入
力される。選択回路４０５にはさらに、トレース結果情
報ｓ４０１およびｓ４０３が入力される。選択回路４０
５は、トレース結果情報ｓ４０１およびｓ４０３に従っ
てトレースするステートのパス選択情報を選択してトレ
ース結果情報ｓ４０５として出力する。最後にトレース
結果情報ｓ４０１，ｓ４０３，ｓ４０５を３ビットまと
めてトレース結果信号ｓ１０９として出力する。
に入力される。選択回路４０４にはさらに、トレース結
果情報ｓ４０１が入力される。選択回路４０４は、トレ
ース結果情報ｓ４０１に従ってトレースするステートの
パス選択情報を選択して、トレース結果情報ｓ４０３と
して出力する。また、選択回路４０３では、トレース開
始ステート情報ｓ１０７に従ってパス選択情報ｓ１０６
からトレースする可能性のある４個のステートのパス選
択情報を選択して、前トレース情報ｓ４０４として出力
する。前トレース情報ｓ４０４は、選択回路４０５に入
力される。選択回路４０５にはさらに、トレース結果情
報ｓ４０１およびｓ４０３が入力される。選択回路４０
５は、トレース結果情報ｓ４０１およびｓ４０３に従っ
てトレースするステートのパス選択情報を選択してトレ
ース結果情報ｓ４０５として出力する。最後にトレース
結果情報ｓ４０１，ｓ４０３，ｓ４０５を３ビットまと
めてトレース結果信号ｓ１０９として出力する。
【００３９】以上のようなトレース回路１０２の構成に
より、この発明の一実施形態においては、複数時刻分の
トレースを行っても、１時刻分のトレースを行う場合と
比較してセレクタ２段分の遅延を生じるのみであり、復
号動作速度が殆ど損なわれようにすることができる。
より、この発明の一実施形態においては、複数時刻分の
トレースを行っても、１時刻分のトレースを行う場合と
比較してセレクタ２段分の遅延を生じるのみであり、復
号動作速度が殆ど損なわれようにすることができる。
【００４０】上述したこの発明の一実施形態は、１ライ
ト−１リ−ドのデュアルポートのＲＡＭを３個備え、１
クロックの間に３時刻分のトレースを行うパスメモリ回
路を使用するものである。これに対して、異なる構成を
有するパスメモリ回路を使用する、この発明の他の実施
形態も可能である。図１３に、この発明の他の実施形態
におけるパスメモリ回路の構成を図示した。かかるパス
メモリ回路は、拘束長＝４の符号に対し、打ち切り長＝
６の復号を行う場合に、ビット数＝８でワード数＝３の
シングルポートのＲＡＭを４個（ＲＡＭ５０，ＲＡＭ５
１，ＲＡＭ５２，ＲＡＭ５３）備え、１クロックの間に
３時刻分のトレースを行う回路である。
ト−１リ−ドのデュアルポートのＲＡＭを３個備え、１
クロックの間に３時刻分のトレースを行うパスメモリ回
路を使用するものである。これに対して、異なる構成を
有するパスメモリ回路を使用する、この発明の他の実施
形態も可能である。図１３に、この発明の他の実施形態
におけるパスメモリ回路の構成を図示した。かかるパス
メモリ回路は、拘束長＝４の符号に対し、打ち切り長＝
６の復号を行う場合に、ビット数＝８でワード数＝３の
シングルポートのＲＡＭを４個（ＲＡＭ５０，ＲＡＭ５
１，ＲＡＭ５２，ＲＡＭ５３）備え、１クロックの間に
３時刻分のトレースを行う回路である。
【００４１】ＡＣＳ回路から入力されるパス選択情報ｓ
５０２は、書き込みコントロール信号ｓ５０３に従っ
て、毎クロック、ＲＡＭ５３→ＲＡＭ５２→ＲＡＭ５１
→ＲＡＭ５０→ＲＡＭ５３→・・・の順にＲＡＭに記憶
される。また、ＲＡＭ５０、ＲＡＭ５１、ＲＡＭ５２、
ＲＡＭ５３は読み出しコントロール信号ｓ５０４に従っ
て、毎クロック３つのＲＡＭからパス選択情報の読み出
しを行って、パス選択情報ｓ５０５、ｓ５０６、ｓ５０
７、ｓ５０８を出力する。パス選択情報ｓ５０５、ｓ５
０６、ｓ５０７、ｓ５０８は、トレース回路５０２に入
力される。ここで、書き込みコントロール信号ｓ５０３
および読み出しコントロール信号ｓ５０４は、コントロ
ール回路５０１で生成され、ＲＡＭ５０，ＲＡＭ５１，
ＲＡＭ５２，ＲＡＭ５３にそれぞれ入力される。なお、
コントロール回路５０１に基づくメモリオペレーション
のタイミングを図１４に示す。
５０２は、書き込みコントロール信号ｓ５０３に従っ
て、毎クロック、ＲＡＭ５３→ＲＡＭ５２→ＲＡＭ５１
→ＲＡＭ５０→ＲＡＭ５３→・・・の順にＲＡＭに記憶
される。また、ＲＡＭ５０、ＲＡＭ５１、ＲＡＭ５２、
ＲＡＭ５３は読み出しコントロール信号ｓ５０４に従っ
て、毎クロック３つのＲＡＭからパス選択情報の読み出
しを行って、パス選択情報ｓ５０５、ｓ５０６、ｓ５０
７、ｓ５０８を出力する。パス選択情報ｓ５０５、ｓ５
０６、ｓ５０７、ｓ５０８は、トレース回路５０２に入
力される。ここで、書き込みコントロール信号ｓ５０３
および読み出しコントロール信号ｓ５０４は、コントロ
ール回路５０１で生成され、ＲＡＭ５０，ＲＡＭ５１，
ＲＡＭ５２，ＲＡＭ５３にそれぞれ入力される。なお、
コントロール回路５０１に基づくメモリオペレーション
のタイミングを図１４に示す。
【００４２】トレース回路５０２では、ＲＡＭ５０、５
１、５２、５３から出力されるパス選択情報ｓ５０５，
ｓ５０６，ｓ５０７，ｓ５０８、およびコントロール回
路５０１で生成されるトレース開始ステート情報ｓ５０
９に従って３時刻分のトレースを行い、その結果がトレ
ース結果信号ｓ５１０としてコントロール回路５０１に
入力される。トレース回路５０２は、例えば図１２に示
したこの発明の一実施形態におけるトレース回路１０２
に用いられているような選択回路を組み合わせて構成す
ることができる。また、コントロール回路５０１では、
トレース結果信号ｓ５１０と最尤ステート信号ｓ５０１
とに基づいて、打ち切り長／２毎にトレース開始ステー
トの初期化を行いながら、次のクロックのトレース開始
ステートを求める。
１、５２、５３から出力されるパス選択情報ｓ５０５，
ｓ５０６，ｓ５０７，ｓ５０８、およびコントロール回
路５０１で生成されるトレース開始ステート情報ｓ５０
９に従って３時刻分のトレースを行い、その結果がトレ
ース結果信号ｓ５１０としてコントロール回路５０１に
入力される。トレース回路５０２は、例えば図１２に示
したこの発明の一実施形態におけるトレース回路１０２
に用いられているような選択回路を組み合わせて構成す
ることができる。また、コントロール回路５０１では、
トレース結果信号ｓ５１０と最尤ステート信号ｓ５０１
とに基づいて、打ち切り長／２毎にトレース開始ステー
トの初期化を行いながら、次のクロックのトレース開始
ステートを求める。
【００４３】このようなメモリオペレーションについ
て、図１５および図１６を参照してより具体的に説明す
る。図１５および図１６は連続する時刻におけるＲＡＭ
５０，ＲＡＭ５１，ＲＡＭ５２、ＲＡＭ５３に対する書
き込み／読み出しについて図示したものである。上述し
たように、これら４個のＲＡＭは、ビット数＝８でワー
ド数＝３のシングルポートのＲＡＭである。記載スペー
スの都合により、図１５に時刻１〜時刻６までを図示
し、図１６に時刻７〜時刻１３までを図示した。ここ
で、各メモリのアドレスは何れも左から順に０、１、２
であるとする。時刻１、２、３・・・９までは、各ＲＡ
Ｍに順次パス選択情報が書き込まれ、時刻９において
は、各ＲＡＭについて２つのアドレスに書き込みがなさ
れている。
て、図１５および図１６を参照してより具体的に説明す
る。図１５および図１６は連続する時刻におけるＲＡＭ
５０，ＲＡＭ５１，ＲＡＭ５２、ＲＡＭ５３に対する書
き込み／読み出しについて図示したものである。上述し
たように、これら４個のＲＡＭは、ビット数＝８でワー
ド数＝３のシングルポートのＲＡＭである。記載スペー
スの都合により、図１５に時刻１〜時刻６までを図示
し、図１６に時刻７〜時刻１３までを図示した。ここ
で、各メモリのアドレスは何れも左から順に０、１、２
であるとする。時刻１、２、３・・・９までは、各ＲＡ
Ｍに順次パス選択情報が書き込まれ、時刻９において
は、各ＲＡＭについて２つのアドレスに書き込みがなさ
れている。
【００４４】この状態に後続する時刻１０以降のオペレ
ーションが図１４に示されている。時刻１０に対応する
図１４の先頭のクロックにおいては、３個のＲＡＭ（す
なわちＲＡＭ５０、ＲＡＭ５１、ＲＡＭ５２）のアドレ
ス２から記憶内容（パス選択情報９、８、７）を読み出
し、トレースを行うと共に、１つのＲＡＭ（すなわちＲ
ＡＭ５３）のアドレス０に後続のパス選択情報１０を書
き込む。ここで、読み出しの矢印に付した’ｔ’はトレ
ースを行うことを示し、’ｄ’はトレースして復号を行
うことを示す。
ーションが図１４に示されている。時刻１０に対応する
図１４の先頭のクロックにおいては、３個のＲＡＭ（す
なわちＲＡＭ５０、ＲＡＭ５１、ＲＡＭ５２）のアドレ
ス２から記憶内容（パス選択情報９、８、７）を読み出
し、トレースを行うと共に、１つのＲＡＭ（すなわちＲ
ＡＭ５３）のアドレス０に後続のパス選択情報１０を書
き込む。ここで、読み出しの矢印に付した’ｔ’はトレ
ースを行うことを示し、’ｄ’はトレースして復号を行
うことを示す。
【００４５】時刻１１に対応する図１４の２番目のクロ
ックにおいては、３個のＲＡＭ（すなわちＲＡＭ５０、
ＲＡＭ５１、ＲＡＭ５３）のアドレス２から記憶内容
（パス選択情報６、５、４）を読み出し、トレースを行
うと共に、１つのＲＡＭ（すなわちＲＡＭ１１）のアド
レス０に後続のパス選択情報１１を書き込む。この際の
読み出しは、２個のＲＡＭ（ＲＡＭ５０、ＲＡＭ５１）
についてはアドレス１についてなされ、他の１個のＲＡ
Ｍ（ＲＡＭ５３）についてはアドレス２についてなされ
る。
ックにおいては、３個のＲＡＭ（すなわちＲＡＭ５０、
ＲＡＭ５１、ＲＡＭ５３）のアドレス２から記憶内容
（パス選択情報６、５、４）を読み出し、トレースを行
うと共に、１つのＲＡＭ（すなわちＲＡＭ１１）のアド
レス０に後続のパス選択情報１１を書き込む。この際の
読み出しは、２個のＲＡＭ（ＲＡＭ５０、ＲＡＭ５１）
についてはアドレス１についてなされ、他の１個のＲＡ
Ｍ（ＲＡＭ５３）についてはアドレス２についてなされ
る。
【００４６】さらに、時刻１２に対応する図１４の３番
目のクロックにおいては、３個のＲＡＭ（すなわちＲＡ
Ｍ５０、ＲＡＭ５２、ＲＡＭ５３）のアドレス２から記
憶内容（パス選択情報３、２、１）を読み出し、トレー
スしてから、パス選択情報１〜９に対応する復号を行う
と共に、他の１つのＲＡＭ（すなわちＲＡＭ５１）のア
ドレス０に後続のパス選択情報１２を書き込む。この際
の読み出しは、２個のＲＡＭ（ＲＡＭ５２、ＲＡＭ５
３）についてはアドレス１についてなされ、他の１個の
ＲＡＭ（ＲＡＭ５１）についてはアドレス０についてな
される。
目のクロックにおいては、３個のＲＡＭ（すなわちＲＡ
Ｍ５０、ＲＡＭ５２、ＲＡＭ５３）のアドレス２から記
憶内容（パス選択情報３、２、１）を読み出し、トレー
スしてから、パス選択情報１〜９に対応する復号を行う
と共に、他の１つのＲＡＭ（すなわちＲＡＭ５１）のア
ドレス０に後続のパス選択情報１２を書き込む。この際
の読み出しは、２個のＲＡＭ（ＲＡＭ５２、ＲＡＭ５
３）についてはアドレス１についてなされ、他の１個の
ＲＡＭ（ＲＡＭ５１）についてはアドレス０についてな
される。
【００４７】そして、時刻１３に対応する図１４の４番
目のクロックにおいては、３個のＲＡＭ（すなわちＲＡ
Ｍ５１、ＲＡＭ５２、ＲＡＭ５３）のアドレス０から記
憶内容（パス選択情報１０、１１、１２）を読み出し、
トレースおよびトレース開始ステートの初期化を行うと
共に、他の１つのＲＡＭ（すなわちＲＡＭ５０）のアド
レス０に後続のパス選択情報１３を書き込む。
目のクロックにおいては、３個のＲＡＭ（すなわちＲＡ
Ｍ５１、ＲＡＭ５２、ＲＡＭ５３）のアドレス０から記
憶内容（パス選択情報１０、１１、１２）を読み出し、
トレースおよびトレース開始ステートの初期化を行うと
共に、他の１つのＲＡＭ（すなわちＲＡＭ５０）のアド
レス０に後続のパス選択情報１３を書き込む。
【００４８】このように復号およびそれに後続するクロ
ックにおけるトレース開始ステートの初期化が３クロッ
クに１度行われ、また、何れのクロックにおいても、後
続のパス選択情報が１アドレス分入力される。
ックにおけるトレース開始ステートの初期化が３クロッ
クに１度行われ、また、何れのクロックにおいても、後
続のパス選択情報が１アドレス分入力される。
【００４９】一方、トレース開始ステート情報ｓ５０９
は、出力バッファ５０３にも入力される。出力バッファ
５０３は打ち切り長以上トレースを行った後のトレース
開始ステート情報ｓ５０７の下位３ビットを復号ビット
としてバッファし、本来の時系列順に並べ換えた後に復
号ビット信号ｓ５１１として出力する。
は、出力バッファ５０３にも入力される。出力バッファ
５０３は打ち切り長以上トレースを行った後のトレース
開始ステート情報ｓ５０７の下位３ビットを復号ビット
としてバッファし、本来の時系列順に並べ換えた後に復
号ビット信号ｓ５１１として出力する。
【００５０】このように、この発明の他の実施形態にお
いても、各ＲＡＭへのアクセスは毎クロックにつき１回
としたまま、パスメモリのＲＡＭの総ワード数を打ち切
り長×２にすることができる。また、この発明の他の実
施形態におけるパスメモリ回路は、シングルポートのメ
モリのみを用いるために、図７等を参照して上述したこ
の発明の一実施形態と比較してさらに回路規模を削減で
きる。さらに、トレース回路５０２においては、この発
明の一実施形態におけるパスメモリ回路７０５中のトレ
ース回路１０２と同様に予めステートの候補を絞ること
により、遅延の増大を最小限に抑えることができる。
いても、各ＲＡＭへのアクセスは毎クロックにつき１回
としたまま、パスメモリのＲＡＭの総ワード数を打ち切
り長×２にすることができる。また、この発明の他の実
施形態におけるパスメモリ回路は、シングルポートのメ
モリのみを用いるために、図７等を参照して上述したこ
の発明の一実施形態と比較してさらに回路規模を削減で
きる。さらに、トレース回路５０２においては、この発
明の一実施形態におけるパスメモリ回路７０５中のトレ
ース回路１０２と同様に予めステートの候補を絞ること
により、遅延の増大を最小限に抑えることができる。
【００５１】上述したこの発明の一実施形態およびこの
発明の他の実施形態においては、拘束長＝４、打ち切り
長＝６の場合について説明したが、拘束長および打ち切
り長かこの値に限らず任意の値をとすることができる。
また、この発明の一実施形態等においては、１クロック
毎に３時刻分のトレースを行う場合を例としたが、例え
ば４個のデュアルポートＲＡＭを備える構成によって１
クロック毎に４時刻分のトレースを行う、或いは５個の
シングルポートＲＡＭを備える構成によって１クロック
毎に４時刻分のトレースを行う等、種々の変形が可能で
ある。
発明の他の実施形態においては、拘束長＝４、打ち切り
長＝６の場合について説明したが、拘束長および打ち切
り長かこの値に限らず任意の値をとすることができる。
また、この発明の一実施形態等においては、１クロック
毎に３時刻分のトレースを行う場合を例としたが、例え
ば４個のデュアルポートＲＡＭを備える構成によって１
クロック毎に４時刻分のトレースを行う、或いは５個の
シングルポートＲＡＭを備える構成によって１クロック
毎に４時刻分のトレースを行う等、種々の変形が可能で
ある。
【００５２】
【発明の効果】上述したように、この発明は、１クロッ
クの間に複数時刻分のトレースを行って復号を行うよう
にしたので、パスメモリ回路内のＲＡＭの総ワード数を
削減することができる。このため、装置の回路規模の縮
小に寄与することができる。
クの間に複数時刻分のトレースを行って復号を行うよう
にしたので、パスメモリ回路内のＲＡＭの総ワード数を
削減することができる。このため、装置の回路規模の縮
小に寄与することができる。
【００５３】また、毎クロックでの各ＲＡＭへのアクセ
ス回数は１回であること、およびトレース回路の上述し
た構成によって遅延の増大を最小限に抑えるようにした
ことにより、高速な復号動作が可能となる。
ス回数は１回であること、およびトレース回路の上述し
た構成によって遅延の増大を最小限に抑えるようにした
ことにより、高速な復号動作が可能となる。
【００５４】従って、この発明により、回路規模が小さ
く、高速動作可能なビタビ復号装置を提供することがで
きる。
く、高速動作可能なビタビ復号装置を提供することがで
きる。
【図１】この発明の一実施形態の全体的な構成について
説明するためのブロック図である。
説明するためのブロック図である。
【図２】拘束長＝４の場合の遷移ダイアグラムについて
説明するための略線図である。
説明するための略線図である。
【図３】トレースバック法におけるトレースの原理につ
いて説明するための略線図である。
いて説明するための略線図である。
【図４】トレースバック法におけるトレースの方法につ
いて説明するための略線図である。
いて説明するための略線図である。
【図５】従来から行われている一般的なトレースバック
法における各ＲＡＭの役割について説明するための略線
図である。
法における各ＲＡＭの役割について説明するための略線
図である。
【図６】従来から行われている一般的なトレースバック
法におけるメモリオペレーションについて説明するため
の略線図である。
法におけるメモリオペレーションについて説明するため
の略線図である。
【図７】この発明の一実施形態におけるパスメモリ回路
について説明するためのブロック図である。
について説明するためのブロック図である。
【図８】この発明の一実施形態におけるメモリオペレー
ションについて説明するための略線図である。
ションについて説明するための略線図である。
【図９】この発明の一実施形態におけるメモリオペレー
ションについてより具体的に説明するための略線図であ
る。
ションについてより具体的に説明するための略線図であ
る。
【図１０】この発明の一実施形態におけるメモリオペレ
ーションについてより具体的に説明するための略線図で
ある。
ーションについてより具体的に説明するための略線図で
ある。
【図１１】トレースする可能性のあるステートについて
説明するための略線図である。
説明するための略線図である。
【図１２】この発明の一実施形態におけるトレース回路
について説明するためのブロック図である。
について説明するためのブロック図である。
【図１３】この発明の他の実施形態におけるパスメモリ
回路について説明するためのブロック図である。
回路について説明するためのブロック図である。
【図１４】この発明の他の実施形態におけるメモリオペ
レーションについて説明するための略線図である。
レーションについて説明するための略線図である。
【図１５】この発明の他の実施形態におけるメモリオペ
レーションについてより具体的に説明するための略線図
である。
レーションについてより具体的に説明するための略線図
である。
【図１６】この発明の他の実施形態におけるメモリオペ
レーションについてより具体的に説明するための略線図
である。
レーションについてより具体的に説明するための略線図
である。
【図１７】レジスタ遷移法におけるパスメモリのメモリ
セルについて説明するための略線図である。
セルについて説明するための略線図である。
【図１８】レジスタ遷移法におけるパスメモリ中のメモ
リセルの配置について説明するための略線図である。
リセルの配置について説明するための略線図である。
７０５・・・パスメモリ回路、１０１・・・コントロー
ル回路、１０２・・・トレース回路、４０１、４０２、
４０３、４０４、４０５・・・選択回路、５０１・・・
コントロール回路
ル回路、１０２・・・トレース回路、４０１、４０２、
４０３、４０４、４０５・・・選択回路、５０１・・・
コントロール回路
Claims (5)
- 【請求項１】 畳み込み符号の各遷移状態でのパスの選
択情報を、書き換え可能なメモリを用いて記憶するパス
メモリを備え、そのパスメモリに保持された情報を打ち
切り長分トレースすることでビタビ復号を行うビタビ復
号装置において、 パスメモリ内に複数個の書き換え可能なメモリを備え、 １クロックの間に複数時刻分のトレースを行って復号す
ることを特徴とするビタビ復号装置。 - 【請求項２】 請求項１において、 パス選択情報を書き込む際には上記複数個の書き換え可
能なメモリに順に書き込みを行い、 トレースの際には、上記複数個の書き換え可能なメモリ
から順に読み出しを行って複数時刻分のトレースを行う
ことを特徴とするビタビ復号装置。 - 【請求項３】 請求項２において、 上記複数個の書き換え可能なメモリから順に読み出しを
行って複数時刻分のトレースを行う際に、 上記複数個の書き換え可能なメモリの各々から読み出さ
れるパス選択情報の内、トレースする可能性のあるステ
ートの情報を、トレース開始ステートに基づいて予め選
択し、選択したステートの情報についてトレースを行う
ことを特徴とするビタビ復号装置。 - 【請求項４】 請求項２において、 １ライト−１リ−ドのデュアルポートのＲＡＭを所定個
数備え、 １クロックの間に上記デュアルポートのＲＡＭの個数に
等しい数の時刻分のトレースを行うことを特徴とするビ
タビ復号装置。 - 【請求項５】 請求項２において、 シングルポートのＲＡＭを所定個数備え、 １クロックの間に上記シングルポートのＲＡＭの個数よ
り１少ない数の時刻分のトレースを行うことを特徴とす
るビタビ復号装置。
Priority Applications (7)
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|---|---|---|---|
| JP35143597A JP3747604B2 (ja) | 1997-12-19 | 1997-12-19 | ビタビ復号装置 |
| DE69819287T DE69819287T2 (de) | 1997-12-19 | 1998-12-08 | Viterbi-Decodierer und Viterbi-Decodierverfahren |
| EP98123361A EP0926836B1 (en) | 1997-12-19 | 1998-12-08 | Viterbi decoding apparatus and viterbi decoding method |
| MYPI98005600A MY118800A (en) | 1997-12-19 | 1998-12-11 | Viterbi decoding apparatus and viterbi decoding method |
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| CN98125361A CN1130028C (zh) | 1997-12-19 | 1998-12-18 | 维特比译码装置及维特比译码方法 |
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|---|---|---|---|
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ID=18417274
Family Applications (1)
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|---|---|---|---|
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| CN (1) | CN1130028C (ja) |
| DE (1) | DE69819287T2 (ja) |
| MY (1) | MY118800A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100335146B1 (ko) * | 2000-03-09 | 2002-05-04 | 서평원 | 비터비 디코더의 트레이스 백 장치 |
| JP2003507921A (ja) * | 1999-08-16 | 2003-02-25 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレースバック実行を伴うビタビ復号器システム |
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| JP2006211674A (ja) * | 2005-01-28 | 2006-08-10 | Agere Systems Inc | 複数ステップ・トレリスを使用するソフト出力ビタビ検出の方法および装置 |
| JP2006229376A (ja) * | 2005-02-16 | 2006-08-31 | Nec Corp | ビタビ復号器及びそれを用いる移動体通信装置、基地局装置、移動体通信端末 |
| US7225393B2 (en) | 1999-10-01 | 2007-05-29 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder and Viterbi decoding method |
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| US8401126B2 (en) | 2005-06-28 | 2013-03-19 | Sony Corporation | Viterbi decoding apparatus |
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| US6842490B1 (en) * | 2000-10-11 | 2005-01-11 | Feng Qian | Viterbi decoder with adaptive traceback |
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1998
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- 1998-12-08 EP EP98123361A patent/EP0926836B1/en not_active Expired - Lifetime
- 1998-12-11 MY MYPI98005600A patent/MY118800A/en unknown
- 1998-12-17 US US09/215,453 patent/US6651215B2/en not_active Expired - Lifetime
- 1998-12-18 CN CN98125361A patent/CN1130028C/zh not_active Expired - Fee Related
- 1998-12-18 KR KR1019980056322A patent/KR100528424B1/ko not_active IP Right Cessation
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