CN1220523A - 维特比译码装置及维特比译码方法 - Google Patents

Abstract

在路径存储器电路中设置三个位数为8字数为4的双端口RAM。根据控制电路的控制每个时钟将路径选择信息顺序写入三个RAM。另外,根据控制电路的控制每个时钟从RAM读出路径选择信息,并且作为所读的路径选择信息等输入到跟踪电路。跟踪电路根据所读的路径选择信息以及控制电路形成的跟踪起始状态信息执行三次跟踪操作。根据跟踪结果,获得译码数据和后续时钟的跟踪起始状态。

Description

维特比译码装置及维特比译码方法

本发明涉及在对例如使用在卫星广播等中的卷积编码进行最大似然译码的方法中所使用的维特比译码装置以及维特比译码方法。

作为卷积编码的译码方法，维特比译码方法是公知的。维特比译码方法是对于卷积编码的最大似然译码方法，并且通过从发送方的编码器能够形成的编码序列中选择一个与接收的编码序列最接近的序列(后文中将这样的一个序列称为最大似然路径)，进行错误校正。也就是，使用发送方编码器根据编码方法形成的变换图(后文中称为格子)，作为先决条件，并且例如，从变换图中能够产生的变换中，将其与接收编码的汉明间距最短的路径选择为最大似然路径。

用于执行维特比译码方法的维特比译码装置包括：一个分支尺度计算电路，用于计算一个分支尺度，即达到格子中每个状态的路径与根据时钟收到的编码序列之间的汉明间距；一个ACS电路，用于根据分支尺度计算状态尺度，比较状态尺度的值，并且选择最大似然路径；一个正规化电路，用于正规化状态尺度的值；一个状态尺度存储电路，用于存储状态尺度的值；以及一个路径存储器电路，用于根据ACS的选择结果形成译码数据。

作为路径存储器电路，该电路包括两种电路：即执行寄存器变换方法以便通过使用寄存器序列来传送路径选择内容的电路；和用于执行通过使用RAM来存储路径选择内容、跟踪存储内容和译码的方法的电路。下面来描述这两种方法。

在寄存器变换方法中，该方法一般使用在维特比译码装置中，包括一个选择器和一个寄存器的每个存储单元被设置在路径存储器电路的格子上，根据从ACS电路输出的路径选择信息传送寄存器的内容。构造该存储单元的一个例子示于图1。约束长度等于3的情形下存储单元的设置的例子示于图2(图2中，存储单元标为MS)。利用这种结构，与每个状态的存活路径相应的信息保留在每个存储单元的寄存器中。与分割长度相应的级数寄存器设置在存储单元中。在最后级的输出中，选择最大似然状态的输出，从而选择最大似然路径的信息并且输出译码数据。

尽管这种寄存器变换方法具有这样的优点：可以执行高速操作，但是有一个缺点：电路规模太大，因为分割长度变长。特别是，因为最近几年已经出现了分割长度超过100的应用，所以电路规模的扩大成为一个严重的问题。

因此，最近几年中，通过使用RAM(随机存取存储器)存储尽可能多的分割长度的路径信息以及跟踪存储信息的译码方法已得到广泛研究。下文中将这种方法称为反向跟踪方法。

根据反向跟踪方法，可以构造电路规模明显小于寄存器变换方法的路径存储器电路。然而，在执行反向跟踪方法的常规装置中，路径存储器电路仍然具有大的电路规模。

考虑到这种情况提出了本发明。因此，本发明的一个目的在于提供一种维特比译码装置和维特比译码方法，其中电路规模小且能够执行高速操作。

为实现上述目的，本发明提供一种维特比译码装置，它具有一个路径存储器，用于通过使用可重写存储器存储卷积编码每个变换状态的路径选择信息，并且对于路径存储器中保存的信息跟踪一个与分割长度相应的量，从而执行维特比译码，其中包括多个可重写存储器和对多个可重写存储器的访问进行控制的存储器控制装置，并且对于一个时钟的周期时间执行尽可能多次数的跟踪操作并且进行译码。

本发明还提供一种维特比译码方法，存储卷积编码每个变换状态的路径选择信息，并且对存储的信息跟踪一个与分割长度相应的量，从而执行维特比译码，包括一个跟踪步骤：通过使用在路径存储器中设置的多个可重写存储器对于一个时钟的周期时间执行尽可能多次数的跟踪操作。

根据如上所述的本发明，通过对于一个时钟的周期时间执行尽可能多次数的跟踪操作进行译码，能够减少RAM中总的字数。

当写路径选择信息时，将其顺序写入多个可重写存储器中。在跟踪时，通过顺序从多个存储器读出信息，并且执行尽可能多次数的跟踪操作，能够执行尽可能多次数的跟踪操作，而同时将每时钟每个存储器的访问次数设定为一次。

另外，在多个存储器的输出中，根据跟踪起始状态最初选择具有被跟踪可能性的状态信息，并且对于选择的状态信息执行跟踪操作。因此，即使执行了尽可能多次数的跟踪操作，也能使延迟的增加最小化。

通过以下结合附图进行的详细描述，本发明的上述及其他目的、特征和优点将会更加明显。

图1是用于说明寄存变换方法中路径存储器的存储单元的示意图；

图2是用于说明寄存器变换方法中路径存储器的存储单元设置的示意图；

图3是用于说明本发明的一个实施方式的总体结构的框图；

图4是用于说明约束长度等于4的情形下变换图的示意图；

图5是用于说明反向跟踪方法中跟踪原理的示意图；

图6是用于说明反向跟踪方法中跟踪方法的示意图；

图7A至7D是用于说明已经常规使用的一般反向跟踪方法中每个RAM作用的示意图；

图8是用于说明已经常规使用的一般反向跟踪方法中存储器操作的示意图；

图9是用于说明本发明的一个实施方式中路径存储器电路的框图；

图10是用于说明本发明的一个实施方式中存储器操作的示意图；

图11A至11F是用于更详细说明本发明的一个实施方式中存储器操作的示意图；

图12A至12G是用于更详细说明本发明的一个实施方式中存储器操作的示意图；

图13是用于说明具有可被跟踪的可能性的状态的示意图；

图14是用于说明本发明的一个实施方式中跟踪电路的框图；

图15是用于说明本发明的另一个实施方式中路径存储器电路的框图；

图16是用于说明本发明的其他实施方式中存储器操作的示意图；

图17A至17F是用于更详细说明本发明的其他实施方式中存储器操作的示意图；

图18A至18G是用于更详细说明本发明的其他实施方式中存储器操作的示意图。

下面结合附图描述本发明第一个实施方式。首先，参照图3描述本发明的第一实施方式的总体结构。本发明的第一实施方式包括：一个分支尺度计算电路701；一个ACS电路702；一个正规化电路703；一个状态尺度存储电路704；以及一个路径存储器电路705。当发送方输入经过发送路径接收的数据时，从可以由发送方的编码器形成的编码序列中选择一个最大似然路径，并且根据选择内容形成译码数据。

也就是说，例如，使用由发送方的编码器根据编码方法形成的如图4所示的变换图(后文中称为格子)，作为先决条件，并且例如，从能够在变换图中产生的变换中，将其与接收编码序列的汉明间距为最小的路径选择为最大似然路径。

当输入接收数据信号S701时，分支尺度计算电路701计算接收数据的分支尺度，并且输出一个计算结果，作为分支尺度信号S702。根据分支尺度信号S702和从状态尺度存储电路704输入的状态尺度信号S705,ACS电路702将分支尺度和状态尺度加到连结某个状态的两个路径中的每一个上，比较它们的加法值，根据比较结果选择具有较高似然的加法值，并将其设定为新的状态尺度。

这一选择的内容作为路径选择信息S706得以输出。将具有最小状态尺度的状态号码作为最大似然状态信号S707进行输出。将新获得的状态尺度作为新的状态尺度信号S703进行输出。

现在以约束长度为4这种情形为例描述路径的选择方法。图2的格子示出具有八个状态000、001、010、011、100、101、110、111以及约束长度等4情形下的格子的例子。箭头指示每个时隙能够产生的路径。与译码数据“0”相应的路径由虚线所示。与译码数据“1”相应的路径由实线所示。两条连接的路径存在于每个时隙的所有状态中。因此，对于连接某个状态的两条路径中的每一条，将接收信号与该路径之间的汉明间距(分支尺度)与到现在为止的分支尺度的累加和(状态尺度)相加并且比较。根据比较结果选择具有较高似然的路径。

正规化电路703使用一个方法进行正规化，从而从ACS电路702等所输出的新状态尺度信号S703中减去最小状态尺度，设定到预置范围内的一个值，并且作为正规化状态尺度信号S704进行输出。状态尺度存储电路704对从正规化电路703输出的正规化状态尺度信号S704进行存储，并且作为状态尺度信号S705将其返回到ACS电路702。

路径存储器电路705通过反向跟踪方法执行译码操作，并且被设计为与执行前述反向跟踪方法的一般路径存储器相比减少了RAM面积。在描述路径存储器电路705之前，为了易于理解，现在以约束长度等于4这种情形为例描述一般的反向跟踪方法。在图5中，考虑从状态01跟踪的情形。具有变换到状态001的可能性的状态为状态000和状态100。当选择了状态000侧的路径时，已经将“0”存储到了路径存储器中。当选择了状态100侧的路径时，已经将“1”(即预置状态的最高有效位)存储到了路径存储器中。

甚至在从任何状态变换的情形下，输入为1，将其表示为状态001的最低有效位。通过以上描述，足以按下述方式执行跟踪操作。即，如图6所示，用于开始跟踪的跟踪起始状态的最低有效位被用作译码位。通过新增加路径存储器中的这一位，作为跟踪起始状态的最高有效位到第二最低位范围的最高有效位，形成在跟踪起始状态之后跟踪的下一跟踪状态的号码。通过这种操作，能够从具有最小状态尺度的状态跟踪所选择的路径。

为了使维特比译码装置高速工作，必须每个时钟仅执行一次对RAM的访问。现在以使用四个单端口存储器为例描述利用对每个RAM一次的访问来执行译码的路径存储器电路的操作。在以下描述中，编码的约束长度为4，分割长度为6。在这种情形下，所使用的四个单端口存储器中，每个具有与状态数一样多的位数(该情形下为8位)以及与分割长度一样多的字数(该情形下为6个字)。每个时钟，从ACS电路向路径存储器输入与状态数一样多的选择信息。在四个RAM中，每个时钟(该情形下为6个时钟)对以下四个作用(1)至(4)顺序切换与分割长度一样多的次数(参见图7A至图7D)。

(1)顺序写入路径选择信息。

(2)根据写入的路径选择信息顺序执行跟踪。不进行译码。

(3)无访问。

(4)从(2)中的跟踪结果顺序执行跟踪，并且输出译码位。

根据这种切换操作的每个RAM的操作示于图8。利用上述存储器操作，能够构造即使利用RAM也能执行高速译码的维特比译码装置。根据这种一般反向跟踪方法，与执行寄存器变换方法相比，可以相当地减小电路规模。然而，因为需要具有与分割长度一样多的字数的四个RAM，所以RAM中总的字数等于(分割长度)×4，且仍然需要大的电路规模。因此，本发明的这一实施方式目的在于进一步减小路径存储器电路的电路规模。

参见图9，现在描述本发明的这一实施方式中的路径存储器电路705。路径存储器电路705是具有三个位数为8、字数为4、一读一写的双端口RAM的路径存储器，对于约束长度为4的编码执行分割长度为6的译码的情形下，在一个时钟的时间周期内执行三次跟踪操作。

由ACS电路输入的选择信息S102，在每个时钟中，根据由控制电路101产生的写控制信号S103、按照RAM12→RAM11→RAM10→RAM12→RAM11...的顺序，被顺序存储到RAM中。响应于由控制电路101产生的读控制信号S104，每个时钟中从所有RAM10/11/12中读出路径选择信息，并且将所读的路径选择信息S105、S106、S107输入到跟踪电路102。

根据控制电路101的存储器操作的时序示于图10。跟踪电路102，根据从RAM 10、11、12输出的所读的路径选择信息S105、S106、S107以及由控制电路101形成的跟踪起始状态信息S108，执行三次跟踪操作。作为跟踪结果信号S109将结果输入到控制电路101。在根据跟踪结果信号S109和最大似然状态信号S101在每个半个分割长度时钟内初始化跟踪起始状态时，控制电路101获得下一时钟的跟踪起始状态。

现在参照图11A至图11F和图12A至图12G更详细地描述这种存储器操作。图11A至图11F以及图12A至图12G示出了连续时刻对于RAM10、11、12的写/读操作。如上所述，三个RAM是位数为8字数为4的的双端口RAM。因为附图空间的限制，图11A至图11F示出时刻1至6的状态，图12A至图12G示出时刻7至13的状态。现在假设每个存储器中的所有地址从左依次分为0、1、2和3。在时刻1、2、3、...和9之前将路径选择信息顺序写入每个RAM，在时刻9时对于每个RAM写入了三个地址。

时刻10以及后续时刻的操作示于图10。在与时刻10相应的图10的第一个时钟，从每个RAM的地址3读出存储内容(三个路径选择信息9、8、7)，并且执行跟踪。同时，将后序路径选择信息10写入RAM 12的地址0。在图11A至图11F和图12A至图12G中，读箭头上所加的“t”指示执行跟踪，“d”指示进行跟踪和执行译码。

在与时刻11相应的图10的第二个时钟，从各RAM的地址2读出存储内容(三个路径选择信息6、5、4)，并且执行跟踪。同时，将后序路径选择信息11写入RAM11的地址0。另外，在与时刻12相应的图10的第三个时钟，从从各RAM的地址1读出存储内容(路径选择信息3、2、1)，并且执行跟踪。此后，执行与路径选择信息1至9相应的译码操作。同时，将后序路径选择信息12写入RAM12的地址0。在与时刻13相应的图10的第四个时钟，从各RAM的地址0读出存储内容(三个路径选择信息10、11、12)，并且执行跟踪和跟踪起始状态的初始化。同时，将后序路径选择信息13写入RAM12的地址1。

如上所述，在后续的时钟中每三个时钟执行译码和跟踪起始状态的初始化。任何时钟输入一个地址的后续选择信息。

另一方面，也将跟踪起始状态信息S108输入到输出缓冲器103中。在输出缓冲器103中，将执行跟踪之后的跟踪起始状态信息S108的与割长度相应或者更多量的低三位作为译码位进行存储，并且根据时间序列的固有顺序重新安排。此后，作为译码位信号S110输出它们。通过上述的结构，对于每个RAM的访问，在保持每个时钟一次访问的同时，可以将路径存储器电路中RAM中的总字数设为(分割长度)×2。因此，能够减小维特比译码装置的电路规模。

现在描述跟踪电路102。因为跟踪是根据RAM10→RAM11→RAM12的顺序执行的，所以从路径选择信息S105中所选择的状态的路径选择信息是由跟踪起始状态信息S108确定的。利用跟踪起始状态信息S108，能够将要从路径选择信息S106和S107中选择的状态的候选数目分别减为2和4(参见图13)。跟踪电路102是利用这种性质构造的。

图14示出跟踪电路102的一种结构。从RAM10、11、12输入的路径选择信息S105、S106、S107被分别输入到选择电路401、402、403。另一方面，还将跟踪起始状态信息S107输入到选择电路401、402、403。选择电路401根据跟踪起始状态信息S107从路径选择信息S104中选择将要跟踪的状态的路径选择信息，并且作为跟踪结果信息S401进行输出。选择电路402根据跟踪起始状态信息S107从路径选择信息S105中选择具有可受到跟踪的可能性的两个状态的路径选择信息，并且作为预跟踪信息S402进行输出。

将预跟踪信息S402输入到选择电路404。还将跟踪结果信息S401输入到选择电路404。选择电路404根据跟踪结果信息S401选择将要受到跟踪的状态的路径选择信息，并且作为跟踪结果信息S403进行输出。选择电路403根据跟踪起始状态信息S107从路径选择信息S106中选择具有可受到跟踪的可能性的四个状态的路径选择信息，并且作为预跟踪信息S404进行输出。将预跟踪信息S404输入到选择电路405。还将跟踪结果信息S401和S403输入到选择电路405。选择电路405根据跟踪结果信息S401和S403选择将受到跟踪的状态的路径选择信息，并且作为跟踪结果信息S405进行输出。最后，将跟踪结果信息S401、S403和S405作为跟踪结果信号S109以相应于三位的集进行输出。

利用上述跟踪电路102的结构，在本发明的实施方式中，即使执行多次的跟踪操作，与执行一次跟踪的情形相比，也只产生一个与两级选择器相应的延迟。几乎不会降低译码操作速度。

上述本发明的实施方式使用了三个一读一写的双端口RAM，并且对于一个时钟的时间周期执行三次跟踪。另一方面，本发明的利用不同结构的路径存储器电路的另一个实施方式也是可能的。图15示出本发明另一个实施方式中路径存储器电路的结构。该路径存储器电路是一种具有四个位数为8字数为3的单端口RAM(RAM 50、RAM 51、RAM 52、RAM 53)的电路，对于约束长度为4的编码执行分割长度为6的译码的情形下，对于一个时钟的时间周期执行三次跟踪。

从ACS电路输入的路径选择信息S502，在每个时钟中，响应于写控制信号S503，按照RAM 53→RAM 52→RAM 51→RAM 50→RAM 53…的顺序，被顺序存储到各RAM中。对于RAM 50、51、52和53，响应于读控制信号S504，每个时钟中从三个RAM读出路径选择信息，并且输出路径选择信息S505、S506、S507和S508。将路径选择信息S505、S506、S507和S508输入到跟踪电路502。写控制信号S503和读控制信号S504是由控制电路501形成的，并分别输入到RAM 50、51、52和53。根据控制电路501的存储器操作时序示于图16。

在跟踪电路502中，根据从RAM 50、51、52和53输出的路径选择信息S505、S506、S507和S508以及由控制电路501形成的跟踪起始状态信息S509执行三次跟踪，作为跟踪结果信号S510将结果输入到控制电路501。跟踪电路502可以例如由图14所示的本发明的实施方式中的跟踪电路102中所用的选择电路构成。在控制电路501中，下一时钟的跟踪起始状态，是在根据跟踪结果信号S510和最大似然状态信号S501，每(分割长度)/2的跟踪起始状态的初始化时获得的。

现在参照图17A至图17F和图18A至图18G具体说明这种存储器操作。图17A至图17F和图18A至图18G示出连续时刻RAM 50、51、52、53的写/读操作。如上所述，四个RAM是位数为8字数为3的单端口RAM。为了节省附图空间，图17A至图17F示出时刻1至6的状态，图18A至图18G示出时刻7至13的状态。现在假设每个存储器中的所有地址从左依次分为0、1和2。在时刻1、2、3、...和9之前将路径选择信息顺序写入每个RAM。在时刻9，将信息写入每个RAM的两个地址中。

上述状态之后的时刻10的操作示于图16。在相应于时刻10的图16中的第一个时钟中，从三个RAM(即RAM 50、51、52)的地址2读出存储内容(路径选择信息9、8、7)，并且进行跟踪。同时，将后续路径选择信息10写入一个RAM(即RAM 53)的地址0。读箭头上所加的“t”指示执行跟踪，“d”指示进行跟踪和执行译码。

在与时刻11相应的图16的第二个时钟，从三个RAM(即RAM 50、RAM 51、RAM 53)的地址2读出存储内容(路径选择信息6、5、4)，并且执行跟踪。同时，将后续路径选择信息11写入一个RAM(即RAM 11)的地址0。该例中的读操作是对于两个RAM(RAM 50、RAM 51)的地址1执行的，和对于另一个RAM(RAM 53)的地址2进行的。

另外，在相应于时刻12的图16的第三个时钟，从三个RAM(即RAM50、RAM 52、RAM 53)的地址2读出存储内容(路径选择信息3、2、1)，并且执行跟踪。此后，执行与路径选择信息1至9相应的译码操作。同时，将后续路径选择信息12写入另一RAM(即RAM 51)的地址0。该例中的读操作是对于两个RAM(RAM 52、RAM 53)的地址1执行的，以及对于另一个RAM(RAM 51)的地址0执行的。

在与时刻13相应的图16的第四个时钟，从三个RAM(即RAM 51、RAM 52、RAM 53)的地址0读出存储内容(路径选择信息10、11、12)，并且执行跟踪和跟踪起始状态的初始化。同时，将后续路径选择信息13写入另一个RAM(即RAM 50)的地址0。

在译码之后的时钟内，如上所述每三个时钟执行一次译码和跟踪起始状态的初始化。在任何一个时钟内，输入一个地址的后续路径选择信息。

另一方面，还将跟踪起始状态信息S509输入到输出缓冲器503。输出缓冲器503在执行了分割长度上的跟踪之后作为译码位存储跟踪起始状态信息S507的低三位，并且根据固有时间序列重新安排它们，此后，作为译码位信号S511进行输出。

如上所述，甚至在本发明的另一实施方式中，对于每个RAM的访问，可以将路径存储器的RAM中的总字数设定为(分割长度)×2，同时将每个时钟的访问次数设定为一次。根据本发明的另一实施方式的路径存储器电路，因为只使用了单端口存储器，所以与上述参照图9等所述的本发明的实施方式相比，可以进一步减小电路规模。另外，在跟踪电路502中，通过以与本发明的实施方式中的路径存储器电路705中的跟踪电路102类似的方式初步限制候选状态的数目，可以使延迟的增加最小。

尽管已经相对于约束长度为4分割长度为6的情形描述了上述本发明的实施方式和另一实施方式，但是约束长度和分割长度不限于那些值，而是可以设定为任意值。尽管已经相对于每个时钟执行三次跟踪操作为例的情形示出了本发明的实施方式，但是利用具有四个双端口RAM的结构每个时钟可以执行四次跟踪操作，利用具有五个单端口RAM的结构每个时钟可以执行四次跟踪操作，等等。

如上所述，根据本发明，因为对于一个时钟的时间周期，可以执行多次跟踪操作，所以可以减小路径存储器电路中RAM的总字数。因此，能够有助于减小装置的电路规模。

因为每个时钟对每个RAM的访问次数等于1，并且通过前述跟踪电路的结构使延迟增加最小，所以能够实现高速译码操作。

因此，根据本发明，可以提供电路规模小且能执行高速操作的维特比译码装置。

在参照附图描述了本发明的具体的较佳实施方式之后，应理解到本发明不限于那些具体的实施方式，本领域内熟练的技术人员可以做出各改变和修改，而不背离如权利要求书限定的本发明的范围和实质。

Claims (11)

1．一种维特比译码装置，具有一个路径存储器，用于通过使用可重写存储器存储卷积编码的每个变换状态的一条路径的选择信息，该译码装置通过对路径存储器中所保存的信息跟踪一个与分割长度相应的量，从而执行维特比译码，其中

路径存储器包括：

多个可重写存储器，用于对一个时钟的时间周期内执行多次跟踪，并且译码；以及

存储器控制装置，用于控制对所述多个可重写存储器的访问。

2．根据权利要求1的装置，其中

所述存储器控制装置控制所述多个可重写存储器，以便当将路径选择信息写入所述多个可重写存储器时顺序地写入，并且

在跟踪时从所述多个可重写存储器顺序读出。

3．根据权利要求2的装置，其中

当从所述多个可重写存储器顺序读出路径选择信息时以及由所述存储器控制装置执行所述的多次跟踪操作时，从由每个所述多个可重写存储器读出的路径选择信息中，根据跟踪起始状态最初选择具有跟踪可能性的状态的信息，并且相对于已经选择的状态的所述信息执行跟踪。

4．根据权利要求2的装置，其中所述路径存储器具有预定数目的一写一读的双端口RAM，并且

对于一个时钟的时间周期，执行与所述双端口RAM数目相等次数的跟踪操作。

5．根据权利要求2的装置，其中所述路径存储器具有预定数目的单端口RAM，并且

对于一个时钟的时间周期，执行比所述单端口RAM数目小1的次数的跟踪操作。

6．一种维特比译码方法，该方法存储卷积编码每个变换状态中的一条路径的选择信息，并且对所存储的信息跟踪一个与分割长度相应的量，从而执行维特比译码，包括：

一个跟踪步骤：利用设置在路径存储器中的多个可重写存储器，对于一个时钟的时间周期，执行多次跟踪操作。

7．根据权利要求6的方法，还包括一个写步骤：当写路径选择信息时顺序写入所述多个可重写存储器。

8．根据权利要求7的方法，其中在所述跟踪步骤中，顺序执行从所述多个可重写存储器读的操作，从而执行所述多次的跟踪操作。

9．根据权利要求8的方法，其中在所述跟踪步骤中，在从每个所述多个可重写存储器读出的路径选择信息中，根据跟踪起始状态最初选择具有跟踪可能性的状态的信息，并且相对于所选择的状态的信息执行跟踪。

10．根据权利要求6的方法，其中在所述跟踪步骤中，对于一个时钟的时间周期，执行与一写一读的双端口RAM的数目相等次数的跟踪操作。

11．根据权利要求6的方法，其中在所述跟踪步骤中，对于一个时钟的时间周期，执行比单端RAM的数目小1的次数的跟踪操作。

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