SU1587644A1 - Устройство дл декодировани двоичных блочных кодов, согласованных с многопозиционными сигналами - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и технике св зи. Его использование в системах передачи информации позвол ет повысить помехоустойчивость устройства и точность декодировани . Устройство дл  декодировани  содержит декодеры 1 кода Гре  и ступени 3 декодировани , содержащие блоки 4 пам ти, декодеры 5 внутреннего кода и блоки 7 сравнени . Благодар  введению в каждую ступень 3 декодировани  декодера 6 внешнего кода со специфическим выполнением, а также синхронизатора, в устройстве осуществл етс  последовательное декодирование вложенных кодов, причем декодированное слово предыдущего кода используетс  при декодировании последующего кода. 5 з.п. ф-лы, 12 ил.

Description

-ч

7.1

ш

i

-1

j j

т

ж;

f АВ Н,

../

j

- --ij-f

тп

А

Li

-

MtW

5j

л

.

Л

гJS

6j

Фие.1

w

Hj

fj

:

5//

lOj

г

&tf

i

р

Ш

ПН

Сд

00

9) 1 4

Изобретение относитс  к вычислительной технике и технике св зи и может быть использовано в системах передачи информации.

Цель изобретени  - повышение помехоустойчивости устройства и точность декодировани .

На фиг. 1 представлена структурна  схема устройства; на фиг. 2 - блок-схема декодера внешнего кода; фиг. 3-10 - соответственно блок , о чередности стираний, блок ввода сти- , блок декод1фовани , блок вы15876444

пам ти, блок 22 суммировани , блок 23 выбора номера минимального числа и мультиплексор 24.

Блок 11 очередности стираний содержит (фиг.З) элемент И 25, коммутаторы 26 и буферные регистры 27. На фиг.З обозначены выходы 28.

Блок 12 анализа стираний представл ет собой набор элементов сравнени , каждый из которых имеет выходы Боль10

ше или равно и Меньше.

Блок 13 пам ти жестких символов, а также блок 15 пам ти надежностей.

числени  параметров декодировани , на-, блок 16 пам ти стираний и блок 21 опе- к апливающего сумматора, блок выбора HJoMepa минимального числа, компара- ilopa и синхронизатора соответственно; на фиг. 11 - временна  диаграмма Йаботы устройства; на фиг.12 - про- (JTpaHCTBO сигналов внутреннего деко-j |ировани  иа первом (а) и втором (б) njarax (Р - прин тый сигнал; NJ- надежность ) .

20

30

ративной пам ти выполнены на оперативных запоминающих устройствах (ОЗУ).

Блок 14 ввода стираний содержит (фиг.4) первый и второй коммутаторы 29 и 30, элементы 31 равнозначности, элемент ИЛИ 32 и элемент 33 неравнозначности .

Блок 15 декодировани  содержит (фиг.5) первый и второй мультиплексоры 34 и 35, узел 36 декодировани  и демультиплексор 37.

Блок 18 контрол  выполнен на программируемом посто нном запоми , нающем ycTpoJicTae (ПИЗУ) и реализует следующий алгоритм дл  комплексных чисел а,Ь,с;

; Г U f(a,c) 5 (a-,b);. 1о, если J)(а,с) (а,Ь) . . где р(а,Ь) - рассто ние-на комплексной плоскости между числами а и Ь.

Блок 20 вычислени  параметров декодировани  содержит (фиг.6) первый - третий источники 38-40 посто нLj - разр дность симво- Q ного кода, первый и второй перемножители 41 и 42, сумматор 43, квадратор 44, элементы 45 равнозначности и элементы ИЛИ 46.

Источники 38 и 39 генерируют посто нные коды чисел соответственно Л-/2 и i3 ( 4 j минимальное евклидово рассто ние j-й внутренней системт т сигналов),- источник 40 генерирует коды чисел l,2,,..,Tj+l.

Блок 22 суммировани  состоит из однотипных накапливаю1цих сумматоров, каждый из которых содержит Сфиг.7} cy мaтop 47 и буферный регистр 48.

Блок 23 выбора номера минимально35

25

Устройство дл  декодировани  со- держит (фиг.1) декодеры 1 кода Гре , синхронизатор 2 и N ступеней 3 декодировани  (N - число внещних кодов во йходном сигнал.е), кажда  из которых включает в себ  блок 4 пам ти, декодер 5 внутреннего кода, декодер 6 Внешнего кода и блок 7 сравнени  (последн   ступень 3.N не содержит блока пам ти). На фиг.1 обозначены информационные входы 8, вход 9 синхронизации и выходы 10. Разр дность соединений на фиг.1-10 указана возле косой черты, перечеркивающей соответствующую линию,

лов j-ro ( ,N) внешнего кода (п, kj, dj), где п , k; и dj-соответственно общее число символов, число информационных символов и хэммингово рассто ние кода;

W - число бит надежности; V 45

il f

V......

1log/,nL, ,где J- C ближайшее большее

, f . . . f

целое; Cj llog .,(1,-+1) Г, Т j+l i- .

Декодер 6.j внешнего кода в j-й ступени 3.J декодировани  содержит (фиг.2) блок 11 очередности стираний, блок 12 анализа стираний, блок 13 пам ти стираний, блок 14 ввода стира50

НИИ, блок 15 пам ти надежностей, блок го числа содержит (фиг.З) компарато16 пам ти стираний, блок 17 декодировани , блок 18 контрол , блок 19 контрол , блок 20 вычислени  параметров декодировани , блок 2 оперативной

ры 49, соединенные по .пирамидальной схеме, и вычислитель 50 возможной ощибки. Компаратор 49 выполнен (фиг.9) на элементе 51 сравнени  и

ше или равно и Меньше.

Блок 13 пам ти жестких символов, а также блок 15 пам ти надежностей.

го числа содержит (фиг.З) компараторы 49, соединенные по .пирамидальной схеме, и вычислитель 50 возможной ощибки. Компаратор 49 выполнен (фиг.9) на элементе 51 сравнени  и

элемент.- 2 -i;jIII 32. Вычислитель 50 ВОЗМОЖНО ошибки ныполнен на ППЗУ,

Входы 000 001 010 Выходы II 01 10

Синхронизатор 2 содержит (фиг.10) блок 53 выделени  синхронизирукзщих меток, генератор 54 тактовых импульсов , первый и второй счетчики 55 и 56 (по модул м соответственно N и п) первый - третий дешифраторы 57 чисел соответственно О, п+1 2п+1, первую и вторую группы 58 и 59 умножителей частоты соответственно на T.+l и Ly, элемент ИЛИ-НЕ 60, элемент НЕ 61, элемент И 62, первую и вторую

Входы 000 001 010 Выходы 000 001 101

Блок 4.1 пам ти первой ступени 3.1 декодировани  выполнен на N+1 ОЗУ с одновременной записью и раз- дельным .считыванием. Блоки 4.1 ( 1,N-1) пам ти i-й ступени (кроме первой ) выполнены на i-1 ОЗУ.

Декодер 5.J внутреннего кода может быть выполнен на ППЗУ, которое определ ет к какому (по номеру) из возможных кодов X -41 принадлежит его входной сигнал, надежность этого сигнала и номера подкодов X j., , отличающиес  на 1,2.., (фиг.12).

Узел 36 декодировани  блока 17.J декодировани  служит дл  исправлени  ошибок и стираний j-м внешним кодом.

Устройство дл  кодировани , сопр женное рассматриваемому устройству дл  декодировани , а также канал св зи идентичны таким же част м известного устройства.

При этом на выходах канала св зи (входах устройства дл  декодировани ) формируютс  символы жесткого решени  (М старших разр дов) и надежности (W младших разр дов) ,

Рассматриваемое устройство дл  декодировани  реализует следующий алгоритм декодировани ,  вл ющийс  обобщенным алгоритмом известного устройства

B ji P fcjl . 1),{|(, где 1,М, ,M+W, ,п - матрицы переанного и прин того (подлежащего де- о рованию) слова выбранной сигналь- о-кодавой конструкции (СКК). Декоирование проводитс  за N шагов (сту15876Л4

которое реализует следующий алгоритм (дл  ):

100

11

101 00

по 111 10 1 I

группы 63 и 64 элементов И, первый и второй триггеры 65 и 66, первую - четвертую группы 67-70 счетчиков (по модул м соответственно Т + , L, ,п

и ej) На фиг. 10 обозначены первый - шестой выходы 71-76 и перва  - шеста  группы 77-82 выходов.

Декодеры I.j кода Гре  могут быть вьтолнены на ППЗУ, реализующих (дл 

Lj-3) следующий алгоритм:

100 110

101 111

10

01

I 1 I 010

пеней), на каждом из которых нахо- ди гс  слово А; внешнего кода,

J NПредположим , что к началу j-ro

шага декодировани  уже найдены векторы а , i ,. .. , Далее внутренним кодом Xj декодируетс  каждый столбец матрицы В. В результате получаетс  вектор и число 4(j) - характеристика надежности, равна  квадрату кодового рассто ни  от прин того слова до ближайшего в ансамбле Х-, если оно меньше л и равна  . 3 противном случае (зависимость между надежностью и ее характеристикой обратна ). Затем осуществл етс  декодирование вектора внешнего кода

ча/-| a jl ) за Tj + 1 попыток,

где ,723. В S-й попытке (S 1 +1) декодируетс  вектор а со стертыми 2 (S-1) наименее надежными символами. Пусть а - результат такого декодировани . Ему можно поставить в соответствие число (S) п ...

2 t (S,l), где произвольный член t l

суммы вычисл етс  по формуле

(s,i)(«. .(s)j.+ i: (s) ji- + ji t j ji t /

+A

(J) .дО Кг s, e e

55

где Zj{(S) - число ошибок в 1-м подблоке j-ro кода в S-M такте; Л, минимальное евклидово рассто ние j-и внутренней системы сигналов; дО)- корень квадратный характеристики надежности сигнала; сигнал о правильности декодировани ; р, . (S) - число стираний в 1-м подблоке j-ro кода в S-M такте.

Сначала стираютс  по одному самс My ненадежному символу Б подблоках, эатем по два и т.д

В качестве декодированного слова j-ro кода выбираетс  а (S) с мини- Йальным Т (S), /Дл  j-ro шага декоди эовани  это слово  вл етс , выходньсм л используетс  дл  коррекции матри- ды в (как в известном устройстве), лосле чего осуществл етс  переход к |(j + l)-y шагу.

I Теори  показывает, что если находитьс  в пределах корректирующей Способности СКК (рассто ние от векто JDa шума до переданного вектора мень- jue D V4) 5 то прин тое слово всег да Декодируетс  верно.

I Устройство дл  декодировани  двоичных блочных кодов, согласованных многопозиционными сигналами, рабо- rt aer следующим образом.

На входы 8 устройства поступает последовательность из п сигналов, каждому из которых соответствуют М Ьит жестких символов и W бит надежности . Жестка  информаци  деко- дируетс  в N декодерах l.l-rl.N и декодированна  информаци  вместе с информацией о ее надежности (под |которой понимаетс  более точный адрес прин того сигнала, фиг,12) по- ступает в первую ступень 3.1 декодировани , где она одновременно записываетс  в блок 4.1 пам ти (далее она называетс  входной матрицей) и поступает в декодер 5.1, где опре- дел ютс  жесткое решение соответствующего символа внешнего кода, надежность этого решени , и дополнительно rf: жестких решений о сигналах отличающихс  от жесткого т.ешени  дан ного сигнала в 1,2,..., / ; символах, ближайших к нему, где j/nj + l ; dj, n - параметры j-ro внешнего кода . Далее эти решени  будут называтьс  дополнительными жесткими решени - ми.

Полученна  в декодере 5,1 информаци  вместе с входной матрицей, задержанной в блоке 4.1, поступает в. декодер 6.1 внешнего кода. Информаци , декодировани  первым внешним кодом, выдел етс  на первых выходах 10.1 и подаетс  в блок 4.2 пам ти второй ступени 3.2 декодировани , где процесс повтор етс  с использованием вторых кодов и далее осуществл етс  аналогично во всех ступен х вплоть до последней.

В j-й ступени 3.J декодировани  (на J-M шаге) в декодер 6.J поступает из блока 4.J входна  матрица:

(, ,M+W, ,n, в которой дл  каждого фиксированного 1 первые М символов отвечают же ст кому решению, а остальные W символов - его надежности,

В блоке 11 очередности стираний в четных регистрах 27 хран тс  значени  наименьших надёжноетей и их адреса (называемые далее локаторами ошибок. Эти значени  формируютс  в виде первоначальных нулевых символов , затем после первого такта - . после второго такта - 2, после п-г такта - в пор дке возрастани  надежности адреса всех п прин тых сигналов .

Полученные значени  надежностей поступают в блок 12 анализа стираний где надежность каждого поступающего сигнала сравниваетс  в п элементах сравнени  с текущими п надежност ми, после чего вырабатываетс  управл ющи сигнал, поступающий на управл ющие входы блока 11 очередности стираний, в котором этот сигнал указывает, в какой соответствующий четный регистр 27 нужно вставить данный сигнал.

Сформированные на выходе блока 1 п локаторов поступают на вторые входы блока 14 ввода стираний, в которо второй коммутатор 30 за п тактов про пускает на свои выходы 2(С.-1) входных локаторов (где С .- - значение управл ющего сигнала на входе С-). За следующие п тактов парциальной частоты F: эти прошедшие стирани  занимаю свои места в информационном блоке из ю, символов, а первый узел коммутатора 29, в котором на ныходы приходит сигнал, соответствующий Н:, при помощи дополнительных жестких решений (с контрольных входов блока 6.J) определ ет , какие из симв.олов следует стереть в столбце матрицы из L ; строк и п столбцов, отвечающей слову кода.

Полученные сигналы сравниваютс  в элементе 33, в результате формируг етс  матрица L-«n с единиц,ами на позици х , где нужно осуществить стирани  в данном такте декодировани  (1,Т;+1).

Эта информаци  с выходов блока 1А ввода стираний поступает вместе с задержанными в блоке 13 жесткими символами на входы блока 17 декодировани . Одновременно информационнь й блок стираний (с символами от первого до (Tj+l)-ro) записываетс  в блок 16 пам ти стираний, а с его выходов поступает на входы стираний блока 10, на входы ошибок которого одновременно поступает информаци  с выходов блока 17.

Вместе с тем символы надежности с блока 6ij после задержки в блоке 15 поступают в виде пр мого и инверсного сигналов на входы блока 19 коммутации , с выходов которого они по команде управл ющего сигнала (с выхода блока 18 контрол ) подаютс  на входы надежности блока 20.

В последнем определ етс  величина

,l) (., (S)j C.,(S) 4i +

..).

где y,f(S) и t)j,e(S) - число стираний и ошибок в 1-м подблоке на j-м шаге в S-M такте; 4 ; минимальное евклидово рассто ние j-й внутренней системы сигналов;

Форм

У л

изобретени

20

25

Л Ч - надежность сигнала; л j - сигнал (с блока 18 контрол  о правильности декодировани . Блок 20 коммутирует эту проанализированную информацию на свои Т: + 1 W-разр дные выходы, с которых она поступает в блок 22 суммировани , информаци  поступает на Т-+1 W-разр д- ных входов блока 23 выбора номера минимального числа,в котором выдел етс  номер информационного блока с минимальным содержимым. Этот номер используетс  в качестве управл ющего сигнала дл  мультиплексора 24, кото-, рый пропускает на свой L--разр дный выход, соответствующий этому номеру вектор ошибок из блока 17 декодировани , задержанный в блоке 2 оперативной пам ти.

Этот вектор ошибок сопоставл етс  в блоке 7.J сравнени  задержанным

1. Устройство дл  декодировани  двоичных блочных кодов, согласованных с многопозишюнными сигналами, содержащее первый N-й декодеры кода Гре  (N - число внешних кодов во входном сигнале), входы которых  в- IQ л ютс  соответственно первыми - N-м информационными входами устройства первую - N-ю ступени декодировани , i-  ступень декодировани  (,) содержат блок пам ти, декодер внеш- 15 него кода и блок сравнени , N- 

ступень декодировани  содергшт декодер внешнего кода и блок сравнени , первые выходы декодера внешнего кода j-й ступени декодировани  (,N) соединены с первыми входами блока сравнени  этой ступени декодировани  выходы которого  вл ютс  j-ми выходами устройства, выходы первого - N-ro декодеров кода Гре  подключены к соответствующим информационным вхо дам блока пам ти первой ступени деко дировани , (N+)-e информационные входы которого  вл ютс  одноименными входами устройства, отличаю- 30 Щ е е с   тем, что, с целью повышени  помехоустойчивости устройства и точности декодировани , в устройство введен блок синхронизации, в j-ю сту пень декодировани  - декодер внутрен него кода, а декодер внешнего кода состоит из блока ввода стираний, блока очередности стираний, блока анализа стираний, блока пам ти жестких символов, блока пам ти надежностей, Q блока пам ти стираний, блока декодировани , блока контрол , блока коммутации , блока вычислени  параметров декодировани , блока оперативной пам ти , блока суммировани , блока выбо- 45 Ра номера минимального числа и мультиплексора , первые - fj-e контрольные выходы (JJ1. li , 1. j- - ближайшее большее целое, d; и п - соответ- 50 ственно Хзммингово рассто ние и число Ь -разр дных символов j-ro внешнего кода ) декодера внутреннего кода в j-й ступени декодировани  соединены одноименными входами блока ввода

35

.«i v- rt/44ji ii-jc;n.n, ол( UJlUKa ВБОДо.

в блоке 13 входным сигналом декодера 55 стиравдй, выходы которого подключены.

6.J, в результате чего образуетс  выходной сигнал, представл ющий собой слово j-ro внешнего кода с повьШ1енной) надежностью.

к входам стираний блока декодировани  и информационным входам блока- пам ти стираний, выходы которого соединены с входами стираний блока вычис

орм

У л

10

изобретени 

20

25

Claims (6)

1. Устройство дл  декодировани  двоичных блочных кодов, согласованных с многопозишюнными сигналами, содержащее первый N-й декодеры кода Гре  (N - число внешних кодов во входном сигнале), входы которых  в- IQ л ютс  соответственно первыми - N-ми информационными входами устройства и первую - N-ю ступени декодировани , , i-  ступень декодировани  (,) содержат блок пам ти, декодер внеш- 15 него кода и блок сравнени , N- 

ступень декодировани  содергшт декодер внешнего кода и блок сравнени , первые выходы декодера внешнего кода j-й ступени декодировани  (,N) соединены с первыми входами блока сравнени  этой ступени декодировани , выходы которого  вл ютс  j-ми выходами устройства, выходы первого - N-ro декодеров кода Гре  подключены к соответствующим информационным входам блока пам ти первой ступени декодировани , (N+)-e информационные входы которого  вл ютс  одноименными входами устройства, отличаю- 30 Щ е е с   тем, что, с целью повышени  помехоустойчивости устройства и точности декодировани , в устройство введен блок синхронизации, в j-ю ступень декодировани  - декодер внутреннего кода, а декодер внешнего кода состоит из блока ввода стираний, блока очередности стираний, блока анализа стираний, блока пам ти жестких символов, блока пам ти надежностей, Q блока пам ти стираний, блока декодировани , блока контрол , блока коммутации , блока вычислени  параметров декодировани , блока оперативной пам ти , блока суммировани , блока выбо- 5 Ра номера минимального числа и мультиплексора , первые - fj-e контрольные выходы (JJ1. li , 1. j- - ближайшее большее целое, d; и п - соответ- 0 ственно Хзммингово рассто ние и число Ь -разр дных символов j-ro внешнего кода ) декодера внутреннего кода в j-й ступени декодировани  соединены одноименными входами блока ввода

35

.«i v- rt/44ji ii-jc;n.n, ол( UJlUKa ВБОДо.

5 стиравдй, выходы которого подключены.

стиравдй, выходы которого подключены.

к входам стираний блока декодировани  и информационным входам блока- пам ти стираний, выходы которого соединены с входами стираний блока вычислени  параметров декодировани , выходы которого подключены к соответствующим информационным входам блока суммировани , выходы которого соеди- йены с соответствую1Цими входами бло-г ка выбора номера.минимального числа, Выходы которого подключены к управл ющим входам мультиплексора, выходы жестких решений декодера внутрен- него кода в j-й ступени декодирова- и  соединены в декодере внешнего ода с информационными входами блока ам ти жестких символов, выходы которого подключены к первым информацион- ым входам блока контрол  и входам Ьшибок блока декодировани  и  вл ют- |с  первыми выходами декодера вн€;шне- 1го кода j-й ступени декодировани , Ьыходы надежностей декодера внутрен- tiero кода которой подключены к ин- Й)ормационным входам блока пам ти 1надежносгей, первым информационным |входам блока очередности стираний и первым входам блока анализа сти- раний, выходы которого соединены с управл ющими входами блока очередности стираний, первые и вторые выходы которого подключены соответ-. ственно к перзым управл ющим входам блока ввода стираний и вторым вхо- ;лам блока анализа стираний, выходы блока пам ти надежностей соединены с соответствующими информационными входами блока коммутации, выход которого подключены к входам надежностей блока вычисле.ни  параметров, декодировани , выходы блока дeкoд ; poвa нй  соединены с информационными входами блока оперативной пам ти, вхо- дами ошибок блока вычислени  параметров декодировани  и управл ющими входами блока контрол , вьDcoд.I которого подключены к управл ющим входам блока коммутации, выходы блока оператив ной пам ти соединены с соответствующими информационными входами- мультиплексора , выходы которого подключен к вторьп) входам блока сравнени  j-й ступени декодировани , входы декоде- pa внутреннего кода первой ступени декодировани  объединены с соответствующими информационными входами блока пам ти первой ступени декодировани , первые - (N+l)-e выходы кото- рого подключены к одноименным информационным входам декодеров внутреннего кода (1+1)-й ступени декодировани и вторым информационным входам блока

5 Q 5 0 О 45 Q

5

контрол  в декодере внешнего кода j-й ступени декодировани , управл ющие входы декодера внутреннего кода и информационные входы блока пам ти второй ступени декодировани  объединены и подключены к выходам блока сравнени  первой ступени декодирова- . ни , первые - i-e выходы блока пам ти и выходы блока сравнени  i-й ступени декодировани  соединены соответственно с первыми - (1+1)-ми управл ющими входами декодера внутреннего кода и с первыми - (1+1)-ми информационными входами блока пам ти (1+1)-й ступени декодировани , вход синхронизатора  вл етс  входом синхронизации устройства, первый выход синхронизатора соединен с тактовым входом записи блока пам ти первой ступени декодировани , тактовыми входами блоков пам ти второй - (Н-1)-й ступеней декодировани  и тактовыми входами записи блока пам ти жестких символов, блока пам ти надежностей, блока пам ти стираний и блока оперативной пам ти в декодере внешнего кода j-й ступени декодировани , второй и третий выходы синхронизатора подключены к входам управлени  соответственно записью и считыванием блока пам ти первой ступени декодировани , четвертый выход синхронизатора соединен с входами управлени  блоков пам ти второй - (Ы-1)-й. ступеней декодировани  и входами управлени  записью блока очередности стираний, блока пам ти жестких -символов, .блока пам ти надежностей и блока оперативной пам ти в декодере внешнего кода j-й ступени декодировани , п тый выход синхронизатора подключен к входам управлени  записью блока пам ти стираний в декодере внешнего кода j-й ступени декодировани , шестой выход синхронизатора соединен с входами управлени  считыванием блока пам ти надеж- ностей и блока пам ти стираний, в декодере внешнего кода j-й ступени декодировани , j-й выход первой группы выходов синхронизатора подключен к j-му тактовому входу считывани  блока пам ти первой ступени декодировани , тактовому входу блока очередности стираний и тактовым вхо-- дам считывани  блока пам ти жестких , символов, блока пам ти надежностей, блока пам ти стираний, блока суммировани  и блока оперативной пам ти в

декодере внешнего кода j-й ступени декодировани , j-e выходы второй группы выходов синхронизатора соединены с управл ющими входами блока вычислени  параметров декодировани  вторыми управл ющими входами блока ввода стираний и входами управлени  считыванием блока оперативной пам ти в декодере внешнего кода j-й ступени декодировани , j-й выход третьей и j-e выходы четвертой групп выходов синхронизатора подключены соответственно к тактовому и управл ющим входам блока декодировани  в декодере внешнего кода i-й ступени декодировани , j-e выходы п той группы выходов синхронизатора соединены с третьими управл ющими входами блока ввода стираний и вторыми информационными входами блока очередности стираний в декодере внешнего кода j-й ступени декодировани , j-e выходы шестой группы выходов синхронизатора подключены к четвертым управл ющим входам блока ввода стираний в дек одере внешнего кода j-й ступени декодировани .

2. Устройство по п. , о т л и - чающеес  тем,.что блок очередности стираний содержит первый - п-й коммутаторы, первый - (2п)-й буферные регистры и элемент И, первый и второй входы которого  вл ютс  входом управлени  записью и тактовым входом блока, выход элемента И подключен к тактовым входам всех буферных регистров, первые и вторые информационные входы всех коммутаторов соответственно объедине1 ы и  вл ютс  одноименными входами блока, управл ющие входы всех коммутаторов  вл ют- - с  управл ющими входами блока, пер- вые и вторые выходы т-го коммутатора (,п) соединены с-информацирн- |ными входами соответственно (2т-1)-го и (2т)-го буферных регистров , вько- ды которьпс подключены соответственно к третьим и четвертым информационным входам т-го- и п тым и шестым информационным входам (т+1)-го коммутаторов и  вл ютс  соответствующими первыми и вторыми выходами блока.

3. Устройство по п. 1, о т л и- ч а юще ее   тем, что блок ввода. стираний содержит первый -п-й элементы равнозначности, элемент ИЛИ, элемент нёравно.значности и первый и второй коммутаторы, информационные вхо10

t5

20

25

30

5

0

5

0

5

ды которых  вл ютс  соответственно контрольными и первыми управл ющими входами блока, управл ющие входы второго коммутатора  вл ютс  вторьми управл ющими входами блока, выходы второго коммутатора соед гнены с первыми входами соответствующих элемен- тов равнозначности,.вторые входы которых соответственно объединены и  вл ютс  третьими управл ющими входами блока, управл ющие входы первого коммутатора  вл ютс  четвертыми управл ющими входами блока, выходы элементов равнозначности соединены с соответствующими входами элемента ИЛИ, выходы которого и выходы первого коммутатора подключены к первым и вторым входам элемента неравнознач-- ности, выходы которого  вл ютс  выходами блока.

4, Устройство по п. 1, о т ji и - чающеес  тем, что блок декодировани  содержит узел декодировани , демультиплексор и первый и второй мультиплексоры, информационные входы которых  вл ютс  входами соответственно стираний и ошибок блока, управл ющие входы мультиплексоров и демультуплексора соответственно объединены и  вл ютс  управл ющими входами блока, управл ющий вход узла декодировани   вл етс  тактовым входом блока, выходы мультиплексоров подключены к соответствующим информационным входам узла декодировани , выходы которого соединены с информационными входами демультиплексора, выходь которого  вл ютс  выходами блока.

5. Устройство по п. 1, отличающеес  тем, что блок вычислени  параметров декодировани  содержит первый - третий источники nor сто нных кодов, группу элементов рав нозначности, группу элементов ИЛИ, сумматор, квадратор и первый и второй перемножители, первые входы которых  вл ютс  входами соответственно стираний и ошибок блока, вьпсоды первого и второго источников посто нных кодов соединены с вторыми входами одноименных перемножителей, выходы которых подключены к первым и вторым входам сумматора, третьи входы которого  вл ютс  входами надежности блока, выходы сумматора соединены с входами квадратора, выходы которого подключены к первым входам элементов ИЛИ

группы, выходы третьего источника ( посто нных кодов содеинены с первыми . входами соответствующих элементов равнозначности группы, вторые входы которых соответственно объединены и  вл - ra jrcH управл ющими входами блока, вы- Х||)ды элементов равнозначности группы соединены с вторыми входами элементов

ИЛИ группы, выходы которых  вл ютс 

в 1ходами блока. i

6. Устройство п. 1,отличак Щ

е е с   тем, что синхронизатор )держит генератор тактовь1х импульсов.

П(;рвый и второй счетчики, первый - Т1)етий дешифраторы, первый и второй Т1зиггеры, элемент НЕ, элемент И, эле MI2HT ИЛИ-НЕ, первую-- четвертую группы счетчиков, первую и вторую группы у шожителей частоты, первую и вторую группы элементов И и блок выделейи  синхронизирующих меток, вход которого  вл етс  входом синхронизатора, а| выход соединен с входом обнулени  BJroporo счетчика, выход генератора тактовых импульсов подключен к вхо- д)ам первого счетчика и умножителей ч|астоты первой группы и  вл етс  первым выходом синхронизатора, выход м тадшего разр да первого счетчика фединен с соответствующими входами |вЬех дешифраторов, выход старшего разр да первого счетчика подключен к входам счетчиков первой группы, со о ветствующим входам всех дешифрато- ров и счетному входу второго счетчика , выходы разр дов которого соединены с соответствующими входами всех дешифраторов и первыми входами элемента И, примой и инверсный выходД) пе- реполнени  второго счетчика  вл ютс  соответственно вторым и третьим выходами синхронизатора, выходы первого и третьего дешифраторов подключены соответственно к S-входу первого и R-входу второго триггеров, выход второго дешифратора соединен с R-входом первого и S-входом второго триггеров, выходы которых подключены соответственно к первому и второму входам элемента ШТИ-НЕ и  вл ютс  четвертым и п тым выходами синхронизатора , выход элемента ИЛИ-НЕ соединен с входом элемента НЕ и первгми входами элементов И первой группы и  вл етс  шестым выходом синхронизатора , выходы умножителей частоты первой группы подключены к входам одноименных умножителей частоты второй группы, вторым входам одноименных элементов И первой группы и  вл ютс  выходами первой группы синхронизатора , выходы счетчиков первой группы  вл ютс  соответствующими выходами второй группы синхронизатора, выходы умножителей частоты второй группы соединены с входами одноименных счетчиков второй группы и  вл ютс  выходами третьей группы синхронизатора , выходы счетчиков второй группы  вл ютс  выходами четвертой группы синхронизатора, выход элемента НЕ соединен с вторым входом элемента И, выход которого подключен к первым входам всех элементов И второй группы , выходы элементов И первой группы соединеЩр с входами одноименных сче1 чиков третьей группы, выходы которых подключены к вторым входам одноименных элементов И второй группы и входам одноименных счетчиков четвертой группы, выходы которых  вл ютс  выходами соответственйр п той и шестой групп синхронизатора.

.2

fia5

.6

Фиг.9

иг.Ю

прием

cJ

Слово

(г)

ииае ((П)

. . . АемдироВанм.. .

OnpeafMHue

м аторов

6л.оче1.с1гыр)

Сравнение jmamoDoS (6л.Кодаапл

Ct L

Hi л

ллл

ШГ....Тп

«iJ

ЛеноЛлюбамие

Г л У)

т... Гл1

«Г L.

Фиг.П

Л йУ-О

a.j,fiti-ot