SU1432787A1

SU1432787A1 - Устройство дл исправлени ошибок

Info

Publication number: SU1432787A1
Application number: SU874220966A
Authority: SU
Inventors: Виктор Васильевич Ященко
Original assignee: Войсковая Часть 11284
Priority date: 1987-04-01
Filing date: 1987-04-01
Publication date: 1988-10-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при создании устройства , исправл ющих ошибки в хранимой или передаваемой по каналам св зи информации . Целью изобретени вл етс повьтение быстродействи устройства. Устройство содержит запоминающий блок 1, буферный накопитель 2, блок 3 сумматоров по модулю два, генератор 4 синдромов, накопитель 5 синдромов , вычислитель 6 злементарных симметрических функций, Дешифратор 8 ошибок и блок 7 вычислени ошибок, состо щий из злемента И 9, счетчика 10 импульсов, четырех регистров 14- 17, восьми блоков 11-13, 21,26-29 посто нной пам ти, шести коммутаторов 18-20, 30-32, перемножител 22, двух групп 23 и 33 из га триггеров и двух блоков 24 и 25 оперативной пам ти. Введение п ти блоков посто нной пам ти , группы из m триггеров и трех коммутаторов позвол ет реализовать одновременное определение корней канонического квадратного уравнени локаторов , величины, используемой в последующем дл вычислени значений ошибок , и сокращает количество тактов исправлени двухкратных ошибок в 1,5 раза, где m - размерность пол GF (2) Галуа. 2 табл.,1 ил. а. Од N5 00

Description

Изобретение относитс к вычислительной технике, и может быть использовано при создании устройств, корректирующих ошибки, возникающие в информационных посылках при их хранении или передаче по каналам СВЯЗИ и предназначено дл работы с кодами Рида-Соломона длины -1, в каждой -кодовой комбинации которого имеетс К информационных и п-К проверочных символов, каждый из которых содержит m двоичных разр дов, где tn - размерность пол GF (2 ) Галуа. Образующий полином кода дл исправ- лени двухкратных ошибок 9(х) (х+1) (х+сб) (х+ ci ) (х+ cv) , где oi - примитивный элемент пол GF (2) Галуа .

Цель изобретени - повышение быст родействи устройства.

На чертеже представлена функциональна схема устройства

Устройство содержит запоминающий блок 1, буферный накопитель 2, блок 3 из m сумматоров по модулю два, генратор 4 синдромов, накопитель 5 синдромов , вычислитель 6 элементарных симметричных функций, блок 7 вычисле ни ошибок и дешифратор 8 ошибок.

Блок 7 вычислени ошибок состоит и,з элемента И 9, счетчика 10 импульсов , блоков 11-13 посто нной пам ти, регистров 14-17, коммутаторов 18-20, блока 21 посто нной пам ти, перемно- жнтел 22, группы 23 из m триггеров, блоков 24 и 25 оперативной пам ти, блоков 26-29 посто нной пам ти, коммтаторов 30-32 и группы 33 из m триггеров ,

Устройство работает следующим образом .

В запоминающем блоке 1 с помощью образующего полинома.9(х) записывает с закодированна избыточным (п,К) кодом Рида-Соломона кодова комбинаци G(x). При передаче по каналу св зи или при считьшании с блока 1 на G(K) ыакладьгоаетс вектор ошибок Е(х), в результате чего в буферный накопитель 2 и генератор 4 синдромов поступает в последовательность RCx-) G(x) + Е(х).

В генераторе 4 делени R(x) на составные части образующего полинома 9(х) (х+1) (х+в,)(х+Ю(х+Ы) получа- ют синдромы So,S/,S,S,, которые за- письшают в накопитель 5 синдромов. На выход накопител 5 подключен де

0

с

Q

шифратор 8, функционирующий как элемент ИЛИ. Если S,

о 2 втором выходе дешифратора 8 по вл етс сигнал Нет ошибки и кодовый блок выдаетс потребителю путем подачи сигнала Считьшание на управл ющий вход буферного накопител 2. В противном случае получают остаток от делени , содержащий хот бы одну 1, тогда на выходе дешифратора 8 по вл етс сигнал Ошибка, который дает разрешение дл работы вычислител 6.

В вычислителе 6 определ ют кратность 1 ошибки и значени G элементарных симметрических функций из соотношений

S,+ G,SO О; Sj+ G,S, 0;

s,+ 0;

1 1 5л

0;

G,S«+ С„5, 0.

5

д

0

Последовательностьработы вычислител 6 следующа .

О, то 1 и

G,.S, иЕсли

G, S,/Se5

G, S,

GO Y, S 5: 2

S,+

84 f

Sj+ G,S 0,

o

в

определ ют . Если 1 1 X X противном случае 3

то

и вычисл ют

l

+ 8„5

G,- (S,S2.+ 5д8)/д;

G.

(S, S, R)/&;

D

s,+

G,S2+ G

So

Si 0 и

Если D 4 О.ИЛИ если , прин та кодова комбинаци стираетс . Если D О, то 1 2 по сигналу с вычислител 6 в блоке 7 производ т определение

ошибок.

i

ДГоследовательность работы блока 7 следующа .

Локаторы ошибок наход т из квадратного уравнени канонического вида

(4)

Откуда Х,

z,G,

.

z,G,

где 2 и Zj - решение уравнени (4). Так как уравнение (4) имеет ненулевые корни только при определенных значени х у , то операцию решени (4) просто реализуют табличным способом с помощью блоков 27 и 28 посто нной пам ти. Дл всех возможных значений у , при. которых f(4) имеет ненулевые решени , заранее определены величины z и по каждому адресу Y в блок 27 занесены соответствующа величина z, а в блок 28 При подаче на адресные входы бло 2ков 27 и 28 величины J с их выходов

считывают соответствующие величины

и г

г

После определени локаторов Х и Xj из (5) производ т определение значений Y и Y« ошибок из соотношений (3), которые дл кода Рида- Соломона с порождающим многочленом 9(х) (x+l)(x+6i)(x+ed) (x+oi) имеет вид .

+ У Х

0

результате на выходе блока 27 по вл етс величина z, которую записьгоа- ют в блок 23 группы из m триггеров, а на выходе блока 28 - Zj, которую записьтают в блок 33 и m триггеров. На втором такте с выходов блока 11 на блоки 24 и 25 оперативной пам ти подаютс сигналы записи и выдаетс адрес, по которому величина Zj записьшаетс в блок 24, а z - в блок 25.

На третьем такте блок 12 с помощью коммутатора 18 подключает на первые входы перемнохител 22 выходы блока.24, блок 11 выбирает из блока 24 величину z,, котора подаетс на входы перемножител 22. Одновременно блок 12 с помощью коммутатора 19 подключает выход регистра 17 на вторые входы перемножител 22, а блок 26 с помощью коммутаторов 31

При обнаружении ошибок из блока 6 -де подключает выход перемножител в блок 7 выдаетс сигнал, который от- 22 на входы групп 23 и 33 триггеров.

.у,х;

откуда

Y,

Ya

-ь Y,X,

Y,+

35

40

о

Блок 7 при работает следующим образом.

432787 ..

вл етс адресом дл блока 29, на входе которого по вл етс записанна по этому адресу величина 1/G,. Блок 21 пам ти подключает с помощью коммутатора 20 выходы блока 29 на вход блока 13 пам ти. Значение 1/G, вл етс адресом дл блока 13. В результате на вьпсоде блока 13 по вл етс Q записанна в нем по этому адресу величина 1 /G, .

Таким образом, на первых входах перемножител 22 по вл етс величина G,,а на вторых - 1/G,. Одновременно блок 21 пам ти подключает 15 через коммутатор 30 выход перемножител 22 на входы блоков 27 и 28 пам ти . На этом же такте происходит умно- Hl/G

жение G,

и с выхода перемно

жител 22 полученна величина через коммутатор 30 подаетс на блоки 27 и 28. Величина Jj вл етс адресом дл блоков 27 и 28, по которому в них

25

записаны соответственно z , и z.

В

30

1

35

40

крьтает элемент И 9. Через него начинают поступать тактовые импульсы Т на счетчик 10. На выходы счетчика 10 подключены блоки 11,12,21 и 26 Посто нной пам ти.

На первом такте блок 12 подключает с помощью коммутатора 18 на входы перемножител 22 выходы регистра 16, а выходы регистра 17 через блок 29 пам ти, коммутатор 20 и блок 13 пам ти с помощью коммутатора 19 на вторую шину перемножител 22. Значение G, записанное в регистре 17,

Таким образом, на вькоде перемножите л 22 получен локатор ошибок Х, Z, Г,, который записываетс в триггеры групп 23 и 33.

На четвертом такте локатор Х с помощью блока 11 с группы 23 тригге-. .ров переписываетс в блок 24.

На п том такте блок 11 выбирает из блока 25 величину z, котора с блоком 12 через коммутатор 19 подаетс на входы перемножител 22. На входы перемножител блоком 12 с помощью коммутатора 25 подаетс величина G, с блока 17. Блок 26 с по- гопц.ю коммутаторов 31 и 32 подключает выходы перемножител 22 на входы групп 23 и 33 -триггеров. В результате в группу 23 триггеров записьшаетс локатор Х .B группе 33 триггеров локатор X складываетс по модулю два с локатором Х, который был йаписан на третьем такте.

На шестом такте с помощью блока I1 локатор Xj с группы 23 триггеров 1|1ереписьгоаетс в блок 24, а ( i б группы 33 триггеров в блок 25.

На седьмом такте блок 26 с помощь Коммутатора 31 подключает выходы ре- liHCTpa 15 на входы группы 23 тригге- l|oB, в которую записьшаетс S. , На восьмом такте блок 11 выбирает блока 24 локатор ошибок Х. Блок 1|2 с помощью коммутатора 18 подаёт первые входЫ перемножител 22 ло- Х|, а с помощью коммутатора 9 на вторые входы перемножител 2|2 - синдррм Sjj. Блок 26 с помощью к;оммутатора 3 подключает выходы пе- р1емножител 22 па входы группы 23 т|риггеров. В результате на выходе перемножител 22 получают величину

jX, котора складьшаетс по модулю два с синдромом S, , записанным в т зиггерах 23 группы.

На дев том такте полученна величина S(jXj+ S, переписьгааетс в блок 24.

I На дес том Факте блок 12 с по- м|эщью коммутатора 18 подключает вы- хЬды блока 24 на первые входы пере - множител 22, а с помощью коммутаторе 19 - выходы блока 13 на вторые входы перемножител 22. Одновременно блок 21 с помощью блока 20 коммутиру- et, подключает выходы блока 25 на в:|соды блока 13 блок 26 с помощью коммутатора 32 - выходы перемножител 22 на входы группы 33 триггеров. Блок I1 выбирает из блока 24 величину Sj,Xj+ S, , кЬтора поступает на первые: входы Перемноткител 22, а из блока 25 - величину Х Х, вл ющуюс адресом дл блока 13, по которому записана величина 1/(Х,+ Х), поступающа на вторые; входы перемножител 22. Следовательно, на выходе перемножител получают значение оюибС V 4-

ки Y. v которое записьта- л, . А/1

етс в группу 33 триггеров.

5 0 5

0

5

0

5

На одиннадцатом такте величина YJ с помощью блока 11 переписьгоает- с в блок 25.

На двенадцатом такте блок 26 с помощью коммутатора 32 подключает выходы регистра.14 на входы группы 33 триггеров, в которую записьгаает- с величина S. Одновременно локатор Х, вл ющийс адресом искаженного элемента, подаетс на буферный накопитель 2, в результате разр ды искаженного символа с адресом Х подаютс на блок 3 сумматоров по модулю двaJ на вторые входы которых подаетс ощибка с помощью блока i1. При сложении разр дов искаженного символа с YJ происходит исправление и исправленный элемент вновь записываетс в буферный накопитель 2 по тому же адресу.

На тринадцатом также, аналогично как и на дес том такте, на входы группы триггеров 33 подают величину YJ , котора складьгеаетс по модулю два с величиной , записанной на двенадцатом такте.

Полученна в результате величина Yj + БД на четырнадцатом такте переписываетс в блок 25.

На п тнадцатом такте производ т исправление искаженного символа с номером Xj аналогично тому, как это делают на двенадцатом такте.

Рассмотрим процесс исправлени двухкратных ошибок на конкретном примере дл кода Рида-Соломона длины 7 с образующим полиномом 9(х) (х+ + l)(x+oi)(x +ei)(x +oi ) длиной 7, в котором имеют 3 информационных и 5 проверочных .символов пол GF(2), каждьй из которых содержит 3 двоичных разр да в соответствии с табл.1.

Таблица 1

Т

Символ пол GF(2 )

Двоичный вид символа СГ(2Ъ

50

О О

1 d°

О о

ot

oi.

01.0

1о о

о 1 1

71432787

Продолжение та6л.1

1

О

Допустим при передаче по каналу св зи слова кода Рида-Соломона OOloC ci cit u на позици х с номерами 1 произошли ошибки и в буферный накопитель 2 поступает слово ООП .

.С выходов блока 5 синдромы S,

Л S,

ui, S об

и S, 1 подают на входы блока6. Кроме того,

Sg и S| записьгааютсоответственно в

регистры 14 и 15. Свыходов блока 6 величины

G,

.SiSit-SoSj-

S, + SoSj2

.

Адресные входы блоков 27, 28

Вьйсод данных блока 27

ul,

ei

занесены двоична последовательность DeI),D2 - 100, что соответствует z

.; ef ОО irit

oi , в блоке 28 - 101, что соответствует . Величина z

и Z,

двоичном виде записьшают соответственно в блок 23 и блок 33 группы из 3 триггеров.

На втором такте величину z(100) записьгоают в блок 24, а z (101) - в блок 25.

На третьем такте с выхода перемно- жител 22 полученньй локатор ошибок

SiS3+ Si -oг.

oC

S,+ So Si

в

10

15

поступают на входы соответственно регистра 16 и регистра 17, Из блока 6 в блок 7 вьщаетс сигнал, открывающий элемент И 9 и через него поступают тактовые импульсы на счетчик to, выходы которого подключены к адресным входам блоков 11,12,21 и 26 посто нной пам ти.

На первом такте с выхода перемножител 22

У

Gz

S ® °

20

25

ичном виде 010 поступает на адресные входы А(, А , А блоков 27 и 28 посто нной пам ти, в которых по адресу дл всех возможных значений у занеЛ

сены соответствующие им значени D

Dj, Dj корней уравнени (4) z, (в блоке 27) и Zj, (в блоке 28) в соответствии с табл.2.

Таблица2 Выход данных блока 28

О О

oL

23 и 33.

На четвертом такте величину Х переписьтают в блок 24.

На п том такте с выходов перемножител 22 локатор Х 1 в двоичном виде 001 записьшают в группы 23 и 33 триггеров, причем в группе 33 триггеров Х и Х сумми РУЮтс по модулю два.

На шестом такте локаторов Х в двоичном виде 001 записывают в блок 24, а сумму (Х,+ Х,,) в двоичном виде 010 - в блок 25.

На седьмом такте в группу триггеров 23 записьгаают Sj в двоичном виде 111, что соот;ветствует значению et, которую на восьмом такте в группе 23 суммируют по модулю два с дво1«ной

.последовательностью - 110, соответствующей величине SpX; 1 «(,

поступающей .с выхода перемножител 22. Полученную сумму S, Ы- -t- + ut 1 в двоичном виде 001 перепи- сьгоают в блок 24.

На дес том такте с выходов перемножител значение ошибки

Д 4

Х,-ь X,

1

об

В ДВОИЧНОМ виде 101 записьгоают в группу 33 триггеров, которую на одиннадцатом такте переписьшают в блок 25. На двенадцатом такте в блоке 3 сум- ;маторов по модулю два провод т сло- :жение искаженного символа 1 с номером Y, ft и исправленный элемент Iсимвол имеет значение } + oi а , Тринадцатый такт аналогичен дес - |тому. При этом в группе 33 триггеров |величина Y d суммируетс с вели1ЧИНОЙ S

д „ ,записанной на двенадoi

щатом такте. Полз енное значение

;Y. Y.

S, oi« +

«6 на четырнадцатом такте переписьшают в блок 25, ; На п тнадцатом такте, как и на две- |надцатом, производ т исправление сими исправ-

|вола с номером Х od

ленный символ имеет значение od

Таким образом, после исправлени

в буферном накопителе 2 занесено очищенное от двух ошибок слово OOld ti ui oi.

При возникновений однократных ошибок счетчик 10 устанавливаетс сигналом Установка с второго управл ющего входа блока 6 в 16-е состо ние , В этом состо нии блок 26 с по- . мощью коммутатора 31 коммутирует выходы регистра 17 на входы группы 23 триггеров, в которые записываетс величина Х G,, ас помощью коммутатора 32 - выходы регистра 14 -на входы группы 33 триггеров, в которую записываетс величина Y S.

На семнадцатом такте производ т запись величины Х -в блок 24, а ве- Личины Y| - в блок 25. Исправление однократной ошибки осуществл ют так же, как и двухкратных.

Формула

10 3 о

бретени

0

15

0

25

30

35

40

45

50

55

Устройство дл исправлени ошибок , содержащее запоминающий блок, вькоды которого подключены к входам . генератора синдромов и первым входам буферного на1 опител , выходы которого подключены к третьим входам блока из m сумматоров по модулю два, где га - размерность пол (3F(2) Галуа, выходы которого подключены к вторьм входам буферного накопител и вл ютс информационными выходами устройства , йЬкоДы генератора синдромов подключены к входам накопител синдромов , первые, вторые, третьи и четвертые выходы которого соединены с соответствующими входами вычислител элементарньтх симметрических функций и входами дешифратора ошибки, первый выход которого подключен к п тому входу вычислител элементарных симметрических функций, второй выход соединен с третьим входом буферного накопител и вл етс контрольным выходом устройства, блок вычислени ошибок, включающий элемент И, с четч1Ж импульсов, первый - третий коммутаторы, первьш - третий блоки посто нной пам ти, перемножитель, первую группу из m триггеров, первый и второй блоки оперативной пам ти и первый, второй, третий и четвертый регистры, выход элемента И подключен к счётному входу счетчика импульсов, выход которого соединен с входами первого и второго блоков посто нной пам ти, вькод первого регистра подключен к первому входу второго коммутатора, выходы второго и третьего регистров подключены соответственно к первому и второму входам первого коммутатора, выход четвертого регистра подключен к третьему входу первого коммутатора и второму входу второго коммутатора, вьгходы третьего коммутатора подключены к входам третьего блока посто нной пам ти, выход которого соединен с третьим входом второго коммутатора , первый и второй выходы второго блока посто нной пам ти подключены к четвертым входам соответственно первого и второго коммутаторов, выходы которых соединены с соответствующими входами перемножител , первьш и- .второй .выходы первого блока посто нной пам ти подключены к первым входам соответственно первого и второго блоков оперативной пам ти, выходы первой группы из m триггеров подключены к вторым входам первого блока оперативной пам ти, выходы которого подключены к п тым входам первого коммутатора и четвертым входам буферного накопител , выходы второго блока оперативной пам ти соединены с . первыми входами третьего коммутатора и вторыми входами блока из m сумматоров по модулю два, первый вход элемента И и установочный вход счетчика импульсов подключены соот- ветственно к первому и второму управл ющим выходам вычислител элементарных симметрических функций, входы первого-четвертого регистров подключены соответственно к первому и вто- рому выходам накопител синдромов и первому и второму информационным выходам вычислител элементарных симметрических функций, второй вход элемента И вл етс тактовым входом уст-

ройства, отличающеес тем, что, с целью, повышени быстродействи , в блок вычислени ошибок введены четвертый - восьмой блоки .посто нной пам ти, четвертый - шестой комму- зо п того и шестого коммутаторов и под- таторы,и втора группа из m триг- ключены к входам первой и второй геров, выходы которой подключены к групп из триггеров.

Бторы входам второго блока оператив ной пам ти, выходы четвертого и п то го блоков посто нной пам ти объединены и подключены к выходу счетчика импульсов, первый и второй выходы четвертого блока посто нной пам ти подключены соответственно к первому входу четвертого коммутатора и второ му входу третьего коммутатора, трети вход которого соединен с выходом п того блока посто нной пам ти, вход которого объединен с первым входом п того коммутатора и подключен к выходу четвертого регистра, первый вход гаестого коммутатора.соединен С выходом первого регистра, выходы перемножител подключены к вторым входам , четвертого - шестого коммутаторов , первьй и второй выходы шестого блока посто нной пам ти подключены к третьим входам соответственно шестого коммутатора и п того коммутатора , четвертый вход которого соединен с выходом второго регистра, выход четвертого коммутатора подключен к входам седьмого и восьмого блоков посто нной пам ти, выходы которых объединены соответственно с выходами

п того и шестого коммутаторов и под- ключены к входам первой и второй групп из триггеров.

Бторы входам второго блока оперативной пам ти, выходы четвертого и п того блоков посто нной пам ти объединены и подключены к выходу счетчика импульсов, первый и второй выходы четвертого блока посто нной пам ти подключены соответственно к первому входу четвертого коммутатора и второму входу третьего коммутатора, трети вход которого соединен с выходом п того блока посто нной пам ти, вход которого объединен с первым входом п того коммутатора и подключен к выходу четвертого регистра, первый вход гаестого коммутатора.соединен С выходом первого регистра, выходы перемножител подключены к вторым входам , четвертого - шестого коммутаторов , первьй и второй выходы шестого блока посто нной пам ти подключены к третьим входам соответственно шестого коммутатора и п того коммутатора , четвертый вход которого соединен с выходом второго регистра, выход четвертого коммутатора подключен к входам седьмого и восьмого блоков посто нной пам ти, выходы которых объединены соответственно с выходами

Claims

Формула изобретения

Устройство для исправления ошибок, содержащее запоминающий блок, 5 выходы которого подключены к входам . генератора синдромов и первым входам буферного накопителя, выходы которого подключены к третьим входам блока ^0 из m сумматоров по модулю два, где ш - размерность поля QF(2^m) Галуа, выходы которого подключены к вторым входам буферного накопителя и являются информационными выходами устрой15 ства, выходы генератора синдромов подключены к входам накопителя синдромов, первые, вторые, третьи и четвертые выходы которого соединены с соответствующими входами вычислителя элементарных симметрических функций и входами дешифратора ошибки, первый выход которого подключен к пятому входу вычислителя элементарных симметрических функций, второй 25 выход соединен с третьим входом буферного накопителя и является контрольным выходом устройства, блок вычисления ошибок, включающий элемент И, счетчик импульсов, первый - тре^0 тий коммутаторы, первый — третий блоки постоянной памяти, перемножйтель, первую группу из ш триггеров, первый и второй блоки оперативной памяти и первый, второй, третий и четвертый регистры, выход элемента И 35 подключен к счетному входу счетчика импульсов, выход которого соединен с входами первого и второго блоков постоянной памяти, выход первого регистра подключен к первому входу 40 второго коммутатора, выходы второго и третьего регистров подключены соответственно к первому и второму входам первого коммутатора, выход четвертого регистра подключен к ⁴5 третьему входу первого коммутатора и второму входу второго коммутатора, выходы третьего коммутатора подключены к входам третьего блока постоянной памяти, выход которого соединен ЧП с третьим входом второго коммутатора, первый и второй выходы второго блока постоянной памяти подключены к четвертым входам соответственно первого и второго коммутаторов, выходы 55 которых соединены с соответствующими входами перемножителя, первый и· .второй .выходы первого блока постоянной памяти подключены к первым вхо1432787 !2 дам соответственно первого и второго блоков оперативной памяти, вькоды первой группы из ш триггеров подключены к вторым входам первого блока оперативной памяти, выходы которого подключены к пятым входам первого коммутатора и четвертым входам буфер вторым входам второго блока оперативной памяти, выходы четвертого и пятого блоков постоянной памяти объединены и подключены к выходу счетчика импульсов, первый и второй выходы четвертого блока постоянной памяти подключены соответственно к первому ного накопителя, выходы второго блока оперативной памяти соединены с . первыми входами третьего коммутатора и вторыми входами блока из тп сумматоров по модулю два, первый вход элемента И и установочный вход счетчика импульсов подключены соответственно к первому и второму управ ляющим выходам вычислителя элементарных симметрических функций, входы первого-четвертого регистров подключены соответственно к первому и второму выходам накопителя синдромов и первому и второму информационным вывходу четвертого коммутатора и второ1θ му входу третьего коммутатора, третий вход которого соединен с выходом пятого блока постоянной памяти, вход которого объединен с первым входом пятого коммутатора и подключен к вы15 ходу четвертого регистра, первый вход шестого коммутатора соединен С выходом первого регистра, выходы перемножителя подключены к вторым входам. четвертого - шестого коммутато2Q ров, первый и второй выходы шестого блока постоянной памяти подключены к третьим входам соответственно шее· ходам вычислителя элементарных симметрических функций, второй вход элемента И является тактовым входом уст25 того коммутатора и пятого коммутатора, четвертый вход которого 'соединен с выходом второго регистра, выход ройства, отличающееся тем, что, с целью, повышения быстродействия, в блок вычисления ошибок введены четвертый - восьмой блоки .постоянной памяти, четвертый - шестой коммутаторы,и вторая группа из m триггеров, выходы которой подключены к четвертого коммутатора подключен к входам седьмого и восьмого блоков постоянной памяти, выходы которых

- объединены соответственно с выходами 30 пятого и шестого коммутаторов и подключены к входам первой и второй групп из триггеров.