SU1287297A1 - Устройство дл декодировани линейных кодов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Его использование в системах обработки и передачи цифровой информации позвол ет повысить достоверность декодируемой информации и быстродействие устройства, которое содержит буферный накопитель 1, сумматор 2, блок 3 вычислени  синдромов, дешифратор 4 нул  и вычислитель 5 локаторов и значений ошибок . Благодар  введению блока 7 внесени  поправок и блока 6 выбора режима , а также соответствующего выполнени  вычислител  5 обеспечиваетс  формирование сигнала отказа от декодировани  в случае неисправимых ошибок , а также сокращение времени вычислени  поправок, 4 з.п.ф-лы, 6 ил., 1 табл.

Description

Я

0 Х

чд

12

фиг.1

Изобретение относитс  к ныч исли- тельнон технике и может бг.ггь использовано в системах обработки и передачи цифровой информации,

Цель изобретени  - повьипение достоверности декодировани  информации и быстродействи  устройства.

На фиг. изображена блок-схема устройства дл  декодировани  линейных кодов; на фиг. 2 - функциональна  схема вычислител  локаторов и значений ошибок; на фиг„ 3 - функциональна  схема блока выбора режима| на фиг. 4 - функциональна  схема блока

перные - четвертые и 1формационные входы 31-34, контрольный, управл ющий и тактовый входы 35-37, первые, вторые;, третьи и четвертый выходы 38Блок 6 вь бора режима служит дл  формировани  сигнала отказа от декодировани  в случае неисправимых ошибок и выполнен (фиг, 3) на сумматоре Ш 42 и триггере 43, На фиг. 3 обозначены первые и второй входы 44 и 45 и выходы 46 о

Блок 7 внесени  поправок формирует

сигналы, с помощью которых производит- внесени  поправок; на фиг, 5 - схема 5 с  исправление ошибок. Этот блок блока управлени ; на фиг, 6 - схема (фиг 4) выполнен на ключе 47, элементе 48 сравнени  и генераторе 49 элементов пол  Галуа, На фиг 4 обозначены первые и вторые информационвторого преобразовател  кодов в вычислителе локаторов и значений ошибок .

Устройство дп  декодировани  ли- 20 лые входы 50 и 51 тактовьп вход 52

нейных кодов содержит буферный накопитель ij сумматор 2, блок 3 вычислени  синдромов 9 дешифратор 4 нул  вычислитель 5 локаторов и значений ошибок, блок 6 выбора режима и блок 7 внесени  поправок о На фиг„ 1 обозначены также информационные входы 8, тактовый и управл ющий входы 9 и 10, первые и вторые выходы П и 12„

В вычислителе 5 перемножители 2 24 и сумматоры 25-27 осуществл ют соответсавующие операции в поле Галуа C,.F (2 ), Блок 30 управлени  включает Б себ  (фиг, 5/ распределитель 54 рмпульсов, счетчик 55, триггер 56, элемент 57 ИЛИ и четвертый 58 I. На фиг, 5 обозначены первые второй;,

вьтолнен на m разр дных параллельных регистрах, где m - разр дность символа входного кода о

Сумматор 2  вл етс  сумматором з поле Галуа (2).

Блок 3 вычислени  синдромов ствл ет определение синдромов ошибок

40

Буферный накопитель 1 предназна- - третий и четвертый входы 59-62 и вы- чен дп  задержки входных символов на ходы 63 блока 30„ Первый преобразова- требуемое число т актов и может тель 28 кода осуществл ет полутчеиие

обратного элемента пол  Галуа, если на его входы поступает код ot Бпок 35 20 пам ти выполнен на ОЗУ, преобразователь 28 кода и распределитель 54 импульсов выполнены на посто нньгк запоминающих устройствах (ПЗУ). Второй преобразователь 29 кода (фиг, 6)

во входном слове в соответствии с Бьmoлнeн на сумматорах 64 по модулю проверочными уравнени ми используемого кода Блок 3 может быть выполнен ка пар - ллельных регистрах с сумматорами по модулю два,.включенными в цепи обратной св зи этих регистров, Дешифратор 4 нул  индицирует отсутствие ошибок во входном слове (равенство всех синдромов нулю) и представл ет собой элемент ИЛИ,

Вычислитель 5 локаторов и значений 50 сумматором но модулю два. ошибок дл  случа  кода Ри,ца Соломона Работу устройства опишем на при- (15, 11) выполнен (фиг, 2) на первом- мере декодировани  кода Рида-СоЛомо- седьмом ключах 13-195 блоке 20 пам ти , первом - четвертом перемножител х 21-24, первом, втором и третьем сумматорах 25-27, первом и втором преобразовател х 28 и 29 кода и блоке 30 управлени . На фиг, 2 обозначены

два, ,

В блоке 6 выбора режимасумматор 42 осуществл ет суммирование по модулю два разр дов, посТупаюш 5х на. его входы.

В блоке 7 внесени  поправок генератор 49 элементов пол  Галуа выполнен на кольцевом регистре СДВИГР. с

на (, 55 П) над полем Галуа C,.F (2), исправл ющего две ошибки, В дальнейшем считаем, что тактова  синхрокк- лаци  установлена и тактова  синхро- сетка поступает на тактовый вход 9 у г: трои с ТВ а .

12872972

перные - четвертые и 1формационные входы 31-34, контрольный, управл ющий и тактовый входы 35-37, первые, вторые;, третьи и четвертый выходы 38Блок 6 вь бора режима служит дл  формировани  сигнала отказа от декодировани  в случае неисправимых ошибок и выполнен (фиг, 3) на сумматоре 42 и триггере 43, На фиг. 3 обозначены первые и второй входы 44 и 45 и выходы 46 о

Блок 7 внесени  поправок формирует

и выходы 53,

В вычислителе 5 перемножители 2 24 и сумматоры 25-27 осуществл ют соответсавующие операции в поле Галуа C,.F (2 ), Блок 30 управлени  включает Б себ  (фиг, 5/ распределитель 54 рмпульсов, счетчик 55, триггер 56, элемент 57 ИЛИ и четвертый 58 I. На фиг, 5 обозначены первые второй;,

третий и четвертый входы 59-62 и вы- ходы 63 блока 30„ Первый преобразова- тель 28 кода осуществл ет полутчеиие

Бьmoлнeн на сумматорах 64 по модулю

два, ,

В блоке 6 выбора режимасумматор 42 осуществл ет суммирование по модулю два разр дов, посТупаюш 5х на. его входы.

В блоке 7 внесени  поправок генератор 49 элементов пол  Галуа выполнен на кольцевом регистре СДВИГР. с

сумматором но модулю два. Работу устройства опишем на при- мере декодировани  кода Рида-СоЛомо-

на (, 55 П) над полем Галуа C,.F (2), исправл ющего две ошибки, В дальнейшем считаем, что тактова  синхрокк- лаци  установлена и тактова  синхро- сетка поступает на тактовый вход 9 у г: трои с ТВ а .

Представлен,2 этого пол  Галуа (2 ) в виде двоичных лиией1шх комбинаций по нормальному базису об, Cii , Ы , oi приведено ниже.

,011.

Разложение пол  Галуа C,F (2 ) по нормальному базису удобно тем, что крайне просто производитс  возведе- кие в квадрат циклическим сдвигом вправо, например: 1101 (oi) Ы (ui) ы 0111 (ci)

следующим

45

о X I + Ь X, + X,

G,

Устройство работает образом.Операци  делени  реализуетс  в выСигналы символов кодового словачислителе 5 преобразователем 28, оппоступают на информационные входы бу-редел ющим обратный элемент в поле

ферного накопител  1 и блока 3 вычис-Галуа, и перемножителем 24, осущестлени  синдромов. Блок 3 вьтисл ет по 50вл ющим умножение на обратный элеприн тому слову четыре синдрома S,мент, определенный преобразоватеБ , Sj) БЭ каждый из которых  вл ет-лем 28.

с  элементом пол  Галуа (2). Операци  определени  корн  квадСигналь синдромов поступают на входыратного уравнени  z + z + а О

вычислител  5 и дешифратора 4 нул , 55осуществл етс  преобразователем 29, который провер ет равенствд всех син- Вычислитель 5 реализует алгоритм

дромов нулю и вырабатывает сигнал,декодировани  за тесть тактов декосвидетельствуюший о том, что в при-дировани .

287297

н том слове нет)1 Л1бок, ес ли все син- ApoNibt S; (i 0,3) равны нулю.

Вычислитель 5 работает по спедую- гаему алгоритму дл  кода Р да-Соломона 5 исправл ющего две ошибки.

Вычисл етс  А S + SJ,(l) Если Д О, то произошла одна ошибка, причем значение отибкн у равно S , а локатор ошибки х равен S , /R. fO Если Л г QS то вычисл ютс  значени  коэффициентов полинома локаторов ошибок G (х) х +5, X , корн ми

которого  вл ютс  локаторы ошибок

G,

.

+

S.

(2) (3)

20

Заменой переменного х z О , по5

лучакп квадратное .уравнение

+ a 0j где а (J , (а - (а, а,.

2

(А) а,)).

0

Если это уравнение имеет решени  в поле Галуа С F (2 ), то эти решени  записываютс  следующим образом:

Z, (о, а,, а,+а, а,,); Z, - 1 Z,.

Найд  Z,, определ ем локаторы ошибок

2

Z,

Jl

х,-Ь5

(5) (6)

Определ ем значе.чи  ошибок

+ S,

:, + X,

SpX + 5(

;(7)

о X I + Ь X, + X,

+ S,

G,

(8)

Операци  делени  реализуетс  в вы

51287297

такте декодировани  на перемножител  23 подают

м 

сигнал с синдрома

на BTOphte входы сигнал Sj. Сигнал произведени  Bjj с выходов перемножител  23 rif) дают на входы сумматора 26, на вторые входы которого приходит сигнал S , что обеспечиваетс  соответст-- вующей коммутацией разр дов, вторых входов 32„

Таким образом5 на выходе сумма-тора 11 образован сигнал & , которьш анализируетс  на равенство нулю блоком 30 управлени .

В случае одной ошибки (и О) блок 30 управлени  вырабатывает сигнал записи в блок 20 пам ти значени  ошибки у SP и вырабатывает также сигналы управлени  ключами 16-18, так что на выход- ключа 17 проходит сигнал Б., с блока 3 вычислени  синдромов , на выход ключа 19 проходит сигнал с выхода преобразовател  28, на выход ключа 18 проходит сигнал с блока 3 вычислени  синдромов. Таким образом, на входы перемножител  24 приход т сигнал S, с выхода ключа 17 и сигнал (S) с выхода ключа 19, и на выходах перемножител  24 образуетс  сигнал локатора ошибки х который на втором такте декодировани  записываетс  в блок 20 пам ти по сигналу блока 30 управлени .

Если сигнал & т О, то вычислитель 5 реализует алгоритм декодировани  по пп 2-5 формулы.

На первом также вычисл ют величину (j| . На первые входы перемножител 

21подают сигнал S, а на вторые его входы через ключ I3 подают сигнал S. На первые входы перемножител  22 приходит сигнал Sj, на вторые входы - сигнал S через ключ 14 Сигналы произведений Sg S и S, х X Sg с выходов перемно)снтел  21 и

22через ключи 15 и 16 подают на входы сумматора 25, с выходов которого полученный сигнал суммы Я х

X S + S, S через тслюч 17 поступает на первые входы перемножител  24. На вторые входы перемножител  24 через ключ 19 подают сигнал с выходов преобразовател  28, причем сигнал поступает на входы преобразовател  28 через ключ 8 с выходов сумматора 26..

С выходов перемн ожител  24 снимаю

сигнал O j (Sj

)/Д

: Г1Т1исьтают зиачепие (5, в блок 20 пам ти .

На втором такте декодировани  Bbiчмсл ют величину и.

При этом ключи

14 и 15 переключаютс , и на входы пе- ремно сител  22 приход)1т сигнал 3, через ключам, а на входы сумматора 25 - сигнал S через ключ 15, На выходах сумматора 25 получагот величину S, х

L гX .,, + S,,, 24 - значение

а на выходах перемножител  ) ( S Т + F ) /U

) - - I M 7. .)

которое записывают в блок 20 пам ти.

На третьем такте декодировани  вычисл ют величину

а,,

8. + а +а.

При зтом с выхода блока 20 пам ти на первые входы перемножител  24 через ключ 17 проходит сигнал б , а на входы преобразовател  28 через ключ 18 поступает сигнал б, „ С выходов перемножител  24 величина а поступает на входы преобра- зовател  29, на выходах которого получают величину Z, 5 которую и записывают в блок 20 пам ти с

На четвертом такте декодировани  наход т локаторы ошибок х , к х„. При этом с выходов блока 20 пам о-и через ключ 17 на первые входы перемножите- л  24 проходит сигнал г , а на вторые его входы через ключ 19 проходит сигнал б, с выходов блока 20 пам ти,

С выходов перемножител  24 сигнал X, G, S, поступает ка входы блока 20 пам ти и на входы сумматора 27 на другие входы которого с выходов блока

0

5

0

5

20 пам ти подают сигнал G , Таким образом fi-a выходах сум1 1атора 27 полу- чак1Т значение х х, -i-G, . Значени  XJ и х записывают в блок 20 пам ти,

На п том такте декодировани  определ ют значение ошибки у,. При этом с выхода блока 20 пам ти через ключ 3 на входы перемножител  21 подают сигнал х, на входы преобразовател  28 через ключ 18 сигнал G, , ,  . на входы сумматора 25 - сигнал S,, 1Сг:юч 15 пропускает на другие входь; с.угтма- тора 25 сигнал с выходов перемножител  215 на входы перемножител  24 проход т сигналы с выходов сумматора 25 Ч13ре:; ключ 17 и с выходов праобразова- 28 через ключ IB В результате jia выходах перемножител  24 получают

SeXfe S, „

значение у. -:--„, Это значение

О,

записываетс  в блок 20 пам ти

На тестом такте декодировани  определ ют значение ошибки у

При этом ключ 13 пропускает с выходов блока 20 пам ти на входы пере ножител  21 сигнал х, и на выходах перемножител  24 получают значение

SoX, + S( у р , которое записывают

в блок 20 пам ти.

Таким образом, за шесть тактов декодировани  вычислитель 5 определ ет локаторы ошибок х и х и значени  ошибок у, и у , которых достаточно дл  коррекции символов прин того кодового слова.

Коррекци  осуществл етс  блоком 7 внесени  поправок, который работает следующим образом.

На входы сумматора 2 подают задержанные символы прин того слова с выхода накопител  1. Одновременно с приходом каждого задержанного символа прин того слова генератор 49 элементов пол  Галуа формирует локатор этого символа, и этот локатор поступает на входы элемента 48 сравнени , на вторые входы которого подают определенные вычислителем 5 локаторы ошибок. Элемент 48 формирует сигнал управлени  ключом 47 при совпадении локатора ошибок с локатором символа прин того слова. Ключ 4 при этом пропускает сигнал значени  ошибки, который подают на его информационные входы с вычислител  5, на вторые входь сумматора 2. Сумматор 2 формирует скорректированное

значение символов, которые посту

пают на выходы 11 устройства.

Блок управлени  30 вычислител  5 работает следуюпщм образом.

По стартовому импульсу с входа 61, поступающему на S-вход триггера 56, последний устанавливаетс  в единицу и открывает элемент 58 И, при этом тактова  синхросетка через открытый элемент 58 И поступает на счетный вход счетчика 55, который формирует три разр да адреса ПЗУ, на котором выполнен распределитель 54 импульсов. Четвертый и п тый адресные разр ды, поступающие на адресный входы этого ПЗУ с выхода элемента 57 ИПИ и со входа 60, определ ют режим формировани  сигналов управлени  и тем самым режим работы вычислител  5,

Если в прин том слове ноль ошибок то на четвертом и п том адресных

87297 В

входах распределитпл.ч 54 устанавливаетс  комбинаци  10 и на выходы 53 выдаютс  определенные дл  этого ре мма сигналы управлени . Если в прин том слове одна ошибка , .то на четвертом и п трм адресных входах распределител  54 устанав- ли аетс  комбинаци  01 и на выходы 63 выдаютс  в течение двух тактов два

10 определенных дл  этого режима сигналы управлени .

Если в прин том слове более одной ошибки, то на четвертом и п том адресных входах распределител  51 устанав15 ливаетс  комбинаци  11 и на выходы 63 выдаютс  в течение шести тактов шесть определенных дл  этого режима символов управлени ,

В момент заполнени  счетчика 55 в

20 нем формируетс  и выдаетс  сигнал, поступаюшр й на R-вход триггера 56, При этом триггер 56 перебрасьгааетс  в состо ние нуль и блокирует поступление тактовой синхросетки на вход

5 счетчика 55. Счетчик 55 при этом автоматически обнул етс .

Работа блока 6 выбора режима основана на том, что квадратное уравнение вида Z + Z + а О имеет решение

в поле Галуа (2 ) тогда и только тогда, когда tp (а) О, где

m-t

t(a)

При представлении элементов пол  Галуа (2) в виде разложени  по нормальному базису (табл. l) значение tp (а) можно получить, сложив по модулю два все разр ды полученного в

двоичном представлении на третьем такте декодировани  значени  а. Это действие осуществл ет сумматор 42 по модулю два, причем результат этого действи  запоминаетс  триггером 43.

Процедуру декодировани  рассмотрим на примере декодировани  нулевого кодового слова г (о i «-г,4) двум  ошибками в нулевой и второй

позици х, нулева  позици  символа есть позици  младшего разр да, т,е, зто последний приход щий символ слова , причем значение ошибки в нулевой позиции равно iX°, а во второй позиции

равно О|1(табл. 1).

Блок 3 вычислени  синдрома опреде ет сигнал четырех синдромов S, S,, S, 83 в соответствии с выражени ми

Дл  данного примера значени  гннл- .

ромов равны

(х:

Значени  синдромов поступают в вычислитель 5.

Перемножитель 23 и сумматор 26 определ ют значение Л 06 0. Блок 30 управлени  анализирует значение U и определ ет, что в слове произошло две ошибки. На выходах перемпожител  21 получаем значение

р oi

3

а на выходах перемножител 

22 - значение S, S о(, сумматора 25 - значение + S,

Ы

Значение л

на выхода

о oi пода Г э

етс  на преобразователь 28, с выходов которого значение (л) приходит на ВХОДЫ перемножител  24j на вторые входы которого приходит значение

S,

;

На выходах

перемножител  24 получаетс  значение GI (Б„ . S + S,-- S,)/u ( которое записываетс  в блок 20 пам ти .

Затем ключ 14 пропускает на выходы значение S, а ключ 15 - значение

Э и.на выходах перемножител  24

получаетс  значение G j

+ S;

)/ u (о.-(У.+ )/pi

которое записываетс  в блок 20 пам ти .

Затем ключ 17 пропускает на свои

выходь значение СУ, с выходов блока

J 20 пам ти, а ключ 16 - значение О ,

В результате на выходам перемножител  24 получают значение а б. /(j , 14

в виде двоичной после J I f и ( L

в виде двоичной последо- od. Зна CX ,, . , довательности oi. | 100 i ; и на выходах преобразовател  29 получают значение z

вательности 0001, т,е„ z

 

чение Z , записывают в блок 20

пам ти, и затем через ключ 17 подают на входы перемножител  24, на вт С рые входы которого через ключ 19 подают значение G Ы , В результате на выходах перем ожител  24 получают значение х , 6 z , - сх . oi сх .

Kivrrjpoe. non;-U-;T r.H на сумматор 27, па рп опые пход1 1 которп1-о с выходгж бло- кп 20 пам ти подают значение б, На выходах сумматора 27 получают

г

,9

значение х

G, + X,

Л

и к,, ГА.

+ л «..

записыЗначенил х , и

впют в блок 2П пам ти.

Затем ключ 13 пропускает на выходы сигнал X, oi с выхо Дов блока

пам ти.

2 и на

выходах перемножи5

0

5

0

5

0

5

0

5

.

тел  ZI получают значение у, .о(. Ы , которое через ключ 15 проходит на входы сумматора 25, на пторые входы которого через ключ 6 подают значени  ;, , На выходах сумматора 25 получают значение о.х +

R f, Dо

- Я/ (У. + oi (Х- , которое поступает через ключ 17 на входы перемножи- ГЙ.ЛЯ 24. На вторые его входы подают г)ерез ключ 19 сигнал с выходов преобразовател  28J на входа которого через 18 подают значение Cj, СУ. с выходов блока 20 пам ти. На выходах перемножител  24 получают значение

ошибки V и

(Я,

Q /5

L-, ; о - т csi

(X , которое таписьшают в блок 20 пам ти.

Затем на входы перемножител  21 через ключ 13 подают значение х. - oi при этом на выходах сумматора 25 получают значение

b

+ (У .

X

+ S ь

на выходах перемножител 

У, (5„х, S,)/6, - У. /v: СУ, , которое записывают в блок 20 пам ти.

Таким образом, в блоке 20 пам ти ;;лписаны локаторы ошибок х, oi и .х (V, и значени  ошибок у, о и

о

; - УЗатем с имволы прин того слова из буферного накопител  1 подают на вхо- сумматора 2, а значени  локаторов Xj и Xj - на входы элемента 48 сравнени , а значени  ошибок у, и у - на входы ключа 47, при этом генератор 49 элементов пол  Галуа вырабатывает локатор символа прин того слова, проход щего на первые входы сумматора 2. Локатор нулевой позтщии символа прин того слова равен л/ , второй позиции - и . При совпадении локатора нулевой ггознции к ° со значением х к сигнал с выхода элемента 4 крынает ключ 47 дл  значени  у,, , п при совпадетши локатора второй по- .иции У со значением х , а , - дл 

значени  у -у , Знлченм  у, «:

с

и ; , - сУ cyMS HpvK i (.4 а сумматоре

I ;« значени ми прин тых симв;гпов в нулевой позиции af, и второй позиции (У , в резуль гате чего на выходах 1 1 устройства получают продекодированно слово - нулевое слово.

В качестве примера работы блока 6 выбора режима рассмотрим декодирование нулевого слова с ошибками в нулевой , первой и второй позици х, равными об , Ос , сх соответственно.

Значени  синдромов в этом случае равны So rt ; S, ы ; S oi S , Sj o/

Значени  коэффициентов Q , и равны cr, ex , 6, oi .

Величина a, вычисл ема  на третьем такте декодировани , равна а G, /б

(Vi« .od

На третьем такте декодировани  сумматор 42 по модулю два определ ет ве- личину tr (а)

tr (а) tr (oi) - ,„ а, - 1 .

Оигнал величины tr (oi) запоминаетс  триггером 43, а так как этот сигнал равен логической единице, он сиг нализирует, что комбинаци  ошибок в прин том слове не может быть проде- кодирована.

Выходной сигнал триггера 43 поступает на выход 12 устройства. Таким образом повышаетс  достоверность декодировани  прин той информации. Реализаци  в вычислителе 5 алгоритма , отличного от процедуры Чен , сокращает общее врем  декодировани  в 1,8 раза.

Claims (1)

1. Устройство дл  декодировани  линейных кодов, содержащее вычислитель локаторов и значений ошибок, буферный накопитель, выходы которого подключены к соответствующим первым входам сумматора, выходы которо

го  вл ютс  первыми выходами устройства информационные входы буферного накопител  объединены с соответствующими информационными входами блока вычислени  синдромов и  вл ютс 

информационными входами устройства, выходы блока вычислени  синдромов соединены с соответствующими входами дешифратора нул , тактовые входы буферного накопител  и блока вьмисле- ни  синдромов объединены и  вл ютс  тактовым входом устройства, отличающее с  тем, что, с

5

О

-5

25

35

40

45

50

55

;слью попьш1епи  Л(к-торррнп(-ти информации и быстродеГю.твп  устрс Лстна, в нет о введены блок ныбпра режнм  и блок внесени  поправок, выходы которого подключены к соответстпутощим вторым входам сумматора, выход блока- вычислени  сиидро юв соединены с соответствующими информационными входами вычислител  локаторов и значений ошибок, первые н вторые выходы которого подключены к соответствующим информационным входам блока внесени  поправок, выход дешифратора нул  соединен с контрольным входом вычислител  локаторов и значений ошибок, третьи и четвертый выходы . которого подключены соответственно к первым и второму входам блока выбора режима, тактовые входы блока внесени  поправок и вычислител  локаторов и значений ошибок объединены и подключены к тактовому входу устройства, управл ющий вход вьми- слител  локаторов и значений ошибок  вл етс  управл ющим входом устройства , выход блока выбора режима  вл етс  вторым выходом устройства.

2, Устройство по п. 1, отличающеес  тем, что вычислитель локаторов и значений ошибок выполнен на ключах, блоке пам ти, сум маторах , перемножител х, преобразовател х кода и блоке управлени , выходы первого и второго ключей соединены с соответствующими первыми входами соответственно первого и второго перемножителей, выходы которых подключены к соответствующим первым информационным входам соответственно третьего и четвертого ключей, выходы которых подключены соответственно к первым и вторым входам первого сумматора , выходы которого соединены с соответствующими первы ш информационными входами п того ключа, выходы третьего перемножител  подключены к соответствующим первым входам второго сумматора, выходы которого соединены с соответствующими первыми входами

. блока управлени  и первыми информационными входами шестого ключа, выходы которого через первый преобразователь кода соединены с соответствующими первы П1 информационными входами седьмого ключа, выходы п того и седьмого ключей соединены соответственно с первыми и вторыми входами четвертого перемножител , выходы которого

подключены непосредстветшо к соответствующим первым входам третьего сумматора и первым информационным входам блока пам ти и через второй преобразователь кода - к вторым информацион- ным входам блока пам ти первые и вторые выходы которого соединены с соответствующими втopы ш информационными входами соответственно первого и п того ключей, третьи выходы бло- ка пам ти соединены с соответствующими вторыми информационными входам  шестого и седьмого ключей, четвертые выходы блока пам ти подключены к соответствующим вторым входам третьего сумматора, выходы которого соединены с соответствующими третьими информационными входами блока пам ти, первый - шестой выходы блока управлени  соединены с соотв.етствующими управ- л ющими входами блока пам ти, второй выход блока управлени  соединен с управл ющими входами второго и третьего Ключей, третий выход блока управлени  соединен с первыми управл ющими вхо дами п того и шестого ключей, четвертый выход блока управлени  соединен с вторым управл ющим входом л того и управл ющим входом седьмого ключей, п тый и шестой выходы блока управле- ки  соединены соответственно с первым и вторым управл ющими входами первого и четвертого, вторым и третьим управл ющими входами шестого и третьим и четвертым управл ющими входами п того ключей, четвертые информационные входы блока пам ти, вторые инфор- г-1ационные входы первого ключа, первые входы третьего перемножител  и третьи информационные входы шестого ключа .объединены и  вл ютс  первыми информационными входами вычислител , вторые входы вторых перемножител  и сумматора , вторые информационные входы четвертого и третьи информационные входы п того ключей объединены и  вл ютс  вторыми информационными входами вычислител , вторые информационные входы второго и третьего ключей и вторые входы третьего пере- множител  объединены и  вл ютс  третьими информационными входами вычислител , вторые информационные входы первого и второго ключей объединены и  вл ютс  четвертыми информационны- ми входами вычислител , второй, третий и четвертый входы блока управлени   вл ютс  соответственно контрольным , управл ющим и тактовым входами вычислител , п тые и шестые выходы блока пам ти  вл ютс  соответственно первыми и вторыми выходами вычислител , выходы четвертого перемножител  и третий выход блока управлени   вл ютс  соответственно третьими и четвертым выходами вычислител .

3,Устройство по п. , о т л и- ч а ю щ е е с .  тем, что блок выбора режима выполнен на триггере и сумматоре по модулю два, выход которого соединен с первым входом триггера входы сумматора по модулю два и второй вход триггера  вл ютс  соответственно первыми и вторым входами блока, выход триггера  вл етс  выходом блока,

4,Устройство по п« , отличающеес  тем, что блок внесени  поправок выполнен на ключе, элементе сравнени  и генераторе элементов пол  Галуа, выходы которого соединены с соответствующими первыми входами элемента сравнени , выход которого соединен с управл ющим входом ключа, информационные входы которого и вторые входы элемента сравнени   вл ютс  соответственно первьп- И и вторыми информационными входами блока , вход генератора элементов пол  Галуа  вл етс  тактовым входом блока , выходы ключа  вл ютс  выходами блока.

5,Устройство по п. 2, о т л и- чающеес   тем, что блок управлени  выполнен на распределителе импульсов 5.триггере, счетчике, элементе 1-ШИ и элементе И, выход которого соединен с счетным входом счетчика , выходы разр дов которого подключены к соответ ствующим первым входам распределител  импульсов, выход элемента ИЛИ соединен с вторым входом распределител  импульсов, выход переполнени  счетчика соединен с первым входом триггера, выход которого подключен к первому входу элемента И, ВХО/1Ы элемента ИЛИ, третий вход распределител  импульсов, второй вход элемента И и второй вход триггера  вл ютс  соответственно первыми, вто- рыМэ третьим и четвертым входами блока , выходы распределител  импульсов  вл ютс  выходами блока.

й f

«M

«5

50

51

5Z

Фг/г. 3

Л

47

we. 5

«

6

ф

Фиг.6