SU1520669A1 - Декодер сверточного кода - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и технике св зи. Его использование в системах передачи информации позвол ет повысить достоверность декодировани  и быстродействие. Декодер содержит распределитель 1 информации, распределитель 3 блоков символов, формирователи 5,6 операционных векторов, умножитель 7 на матрицу декодировани , анализатор 14 текущего индекса декодировани  и блок 15 пам ти результатов декодировани . Благодар  введению буферного накопител  2, тактового генератора 4, буферного блока 8 пам ти, параллельно-последовательного преобразовател  9 кода, регистра 10 сдвига, элементов 11,12 И и блока 13 коммутации в декодере обеспечиваетс  исправление одиночной ошибки независимо от ее местоположени . 2 з.п. ф-лы, 2 ил.

Description

Фиг.1

Tf,

irr

Изобретение относитс  к вьшисли- тельноп технике н технике св зи и может быть использовано в системах пердачи ииформацин.

Цель изобретени  - повьшение достоверности декодировани  и быстродействи .

На фиг.. 1 приведена функциональна  схема декодера; на фиг.2 - пример выполнени  анализатора текущего индекса декодировани .

Декодер сверточного кода содержит распределитель 1 информации, буфер ный накопитель 2, распределитель 3 блоков символов, тактовый генератор 4, первый 5 и второй 6 формирователи операционного вектора, умножитель 7 на матрицу декодировани , буферный блок 8 пам ти, параллельно-последовательный преобразователь 9 кода, регистр 10 сдвига, первый 11 и второй 12 элементы И, блок 13 коммутации, анализатор 14 текущего индекса деко дировани  и блок 15 пам ти результатов декодировани .

Распределитель 1 информации включает в себ  коммутатор 16, первый 17 и второй 18 дешифраторы.

Буферный накопитель 2 может быть выполнен на трехразр дном г регистре сдвига.

Распределитель 3 блоков символов реализуетс  на шестиразр дном регистре сдвига.

Формирователи 5 и 6 операционного вектора представл ют собой шестиразр дные регистры сдвига,

I

123456

456789

7 8 9 10 11 12

10 11 12 13 14 15

Умножитель 7 на матрицу декодировани  может быть выполнен на матрице диодов, включенных в соответствии с обратной матрицей используемого кода.

Буферный блок 8 пам ти может быть любым запоминающим устройством, ин- формационные входы и выходы которого совмещены друг с другом, содержащее две зоны пам ти дл  двух операционных векторов.

Регистр 10 сдвига содержит три последовательные зоны, кажда  из ко- торых состоит из трех двухъ чеечных сегментов (т.е. в данном случае этот регистр имеет восемнадцать разр дов).

Блок 13 коммутации включает в себ  три коммутатора 19.

Анализатор 14 текущего индекса декодировани  содержит фиг.2; компараторы 20, элементы И 21 и элемент ИЛИ 22 и имеет информационные 23,и тактовый 24 входы и выходы 25.

В основе функционировани  декодера лежит следующа  предпосылка.

Из структуры сверточного кода  вствует, что одиночна  ошибка вает искажени  в двух последовательных декодированных отрезках, принадлежащих разным каналам декодировани , причем каждые три последовательных отрезка содержат общий сегмент„ Дл  по снени  рассмотрим декодирование начала произвольной кодовой комбинации в предлагаемом декодере.

- анализ выбор 9 10 или

91011 12

(1)

В (1) слева представлены отрезки исходного сообщени , поступающие на умножите ль 7, справа - отрезки, получаемые в результате.умножени  на матрицу декодировани . Цифры представл ют собой номера позиций декодируемых знаков. Кажда  нечетна  строка соответствует обработке по первому каналу, кажда  четна  - по второму. Кажда  пара позиций в пос- ледоват шьност х, расположенных спра

ва, представл ет собой сегмент. Каждый сегмент.начинаетс  с нечетного номера позиции.

В каждых трех последовательных отрезках каждый общий сегмент, занимающий строго определенное место: конец первого отрезка, середина второго , начало третьего, обозначим через в, в, в, В результате ана-; лиза всех возможных положений ошибки получены следующие соотношени :

второй вектор

в , в

-

- В

и d и ( при в

,)

и

и (в

) или (в в,), в„ / Bj.); (в, в,)

истинен при условии (в, в) и (в,

Bj

в.

и (в,

или

(в,5 в) и () третий вектор истинен

и

(в,

и

(

случае {в в) и (в, в - Bj) выделить н-еискаженный вектор из трех анализируемых невозможно , В то же врем  очевидно, что искажены два вектора из трех, следовательно , четвертый вектор истинен,

Итак,, на основе анализа трех последовательных векторов можно сделат вывод об истинности одного из векторов следующей тройки, сдвинутой относительно анализируемой на один вектор и содержащей следующий по отношению к анализируемому общий сегмент, т.е, декодирование каждого сегмента производитс  на основе анализа предыдущего сегмента. Предлагаемый алгоритм инвариантен к положению ошибки, гарантирует исправление одиночных ошибок на длине кодового ограничени , исключает эффект размножени  ошибок,.

Декодер работает следующим образом ,

С поступлением на распределитель 1 информации начала сообщени  из канала св зи оно дешифрируетс  первы дешифратором 17 (дешифратором начала V, В случае дешифрации на одном и выходов последнего формируетс  импульс , запускающий блок 4 тактового генератора, а на другом вьпсоде - импульс , обеспечивающий срабатывание коммутатора 16, который подключает вход декодера к распределителю 3 блоков и буферному накопителю 2,

Первых три символа сообщени  запоминаютс  в буферном накопителе 2 и одновременно через распределитель 3 блоков символов поступают иа первый формирователь 5 операционного вектора. Втора  тройка символов через распределитель 3 поступает как на первый 5, так и на второй 6 формирователи операционного вектора. Работа распределител  3 тактируетс  частотой F , поступающей от генератора 4 и соответствующей скважности поступающих из канала символов . Таким образом, через шесть тактов на умножитель 7 поступает операционный вектор, сформированный в формирователе 5, В этот момент умно0

5

0

5

0

5

0

5

0

5

житель 7 тактируетс  частотой Р(-./б поступающей с одного из выходов блока 4, В момент считывани  первого вектора из формировател  5 на его управл ющем выходе генерируетс  управл ющий импульс, переключающий выход генератора 4, на котором имеетс  тактова  частота , на вход тактировани  умножител  7, Таким образом , начина  с второго вектора, умножитель 7 тактируетс  частотой , Это св зано с тем, что каждый последующий вектор поступает на вход умножител  с дискретностью в три знака см, ( 1 )), Второй операционный вектор формируетс  из последовательности знаков с четвертого по дев тый и поступает на вход умножител  7 с формировател  6 и ТоД

С выхода умножител  7 преобразованный вектор в параллельном коде, поступает одновременно в первую зону буферного блока 8 и на преобразователь 9 кода числа из параллельного в последовательный. В буферном блоке 8 две зоны обеспечивают запоминание двух первых последовательностей, поступающих от умножител  7, Такое запоминание необходимо дл  последующего декодировани  первых знаков сообщени . Преобразователь 9 преобразует код из параллельного в последовательный и посимвольно выдает его в регистр 10, Первый шестизначный отрезок, поступающий в регистр 10 от преобразовател  9, записываетс  в третьей зоне. После поступлени  второго отрезка, первый перемещаетс  во вторую зону, а в третьей записываетс  второй и т,д. После записи третьего отрезка регистр 10 заполн етс  полностью . При. этом в первой зоне находитс  первый, во второй зоне - второй , в третьей - третий. После того, как в первой  чейке сегмента 1Н регистра 10 окажетс  знак первого отрезка , на последовательном выходе . регистра 10 формируетс  импульс, поступающий на од ин из входов второго элемента И 12 С приходом на второй его вход импульса с частотой , поступающего от генератора 4, на выходе элемента И 12 формируетс  импульс , который  вл етс  считывающим дл  сегмента 1К, 2С и ЗН в регистре 10. В этот момент в сегменте 1К наход тс  Два знака конца первого от- резка, в сегменте 2С - два знака сере

дины второго, в сегменте ЗК - два знака конца третьего отрезка. Эти знаки считывг1ютс  в компараторы 20 анализатора 14 текущего индекса декодиро- |Вани , где происходит их сравнение между собой по указанному алгоритму.

После сравнени  в анализаторе 14 в соответствии с алгоритмом выбора неискаженных знаков происходит формирование разрешающего импульса, который в зависимости от результатов сравнени  и совпадений поступает на управл ющий вход одного из трех коммутаторов 19 блока 13, Поскольку анализатор 14 тактируетс  частотой второй элемент И 12 . частотой РТГ/З, а знаки в регистре 10 сдвига продвигаютс  с тактовой частотой 2Рт-г то к моменту hocTyn- лени  на один из коммутаторов 19 блока 13 разрешающего импульса от . анализатора 14 в зоне 1 регистра 10 записан второй отрезок, в зоне 2 - третий, в зоне 3 - четвертьйо При этом в сегменте 1К регистра 10 наход тс  два последних знака второго отрезка, в сегменте 2С - два средних знака третьего отрезка, в сегменте ЗК - два последних знака четвертого . Таким образом, в накопителе 2 считаны знаки только из того отрезка , который считаетс  истинным согласно приведенному алгоритму (см, ( I ) ). До момента окончани  сообщени  декодер работает аналогичным образом . После поступлени  сигнала Конец сообщени .второй дешифратор 18 :.{дешифратор конца) формирует управ- л нйций сигнал, который одновременно поступает на коммутатор 16 распределител  1 информации, на считывающий вход буферного накопител  2 и декодера от .канала св зи, считьгоание трех первых ранее записанных знаков сообщени  происходит в последние три  чейки формирователей 5 и б дл  формировани  последнего вектора После того, как умножитель 7 сформирует из последнего вектора последний отрезок и тот через преобразователь 9 поступит в регистр Ю, по сигналу от элемента и М также через преобразователь 9 в регистр 10 переписываютс  н два первых отрезка сообщени , ранее находившиес  в буферном блоке 8. Далее по описанному алгоритму производитс  анализ и выбор первых знаков декодированного сообщени .

С приходом знака начала следующего сообщени  пусковой импульс от дешифратора 17 вновь запускает тактовый генератор 4, одновременно привод  в исходное состо ние остальные блоки предлагаемого; декодера.

Таким образом, обеспечиваетс  инвариантность декодера к местоположению ошибок, повышаетс  исправл юща  способность и исключение эффекта размножени  ошибок за счет того, что одновременному анализу подвергаетс  три независимых отрезка информации ирешение о правильности последующих символов принимаетс  на основе анализа предыдущих; сокращаетс  м  декодировани ,

Ф о р м у л а изо б р е т е н и  

1, Декодер сверточного кода, содержащий распределитель информации вход KOTpiporo  вл етс  входом декодера , а первый выход соединен с инти формационньтм входом распределител  блоков символов, первый и второй..выходы которого подключены к информационным входам соответственно первого и второго формирователей операционного вектора, информационные выходы которых соединены соответственно с первыми и вторыми информационными входами умножител  на матрицу декодировани , анализатор текущего .: индекса декодировани  и блок пам ти результатов декодировани , о т л ичаю щ и и с  

тем, что, с. целью

повьппени  достоверности декодировани  и бьютродействи  декодера, в него введены буферный блок пам ти, параллельно-последовательный преобразователь кода, регистр сдвига, блок коммутации, первый и второй элементы И, тактовый генератор и буферный накопитель , информационный вход котбро- го подключен к первому выходу распределител  информации, второй выход которого соединён с входом пуска тактового генератора, первый выход которог го подключен к тактовым входам распределител  блоков символов и анализаг/ тора текущего индексй декодировани , второй выход тактового генератора соединен с тактовыми входами параллельно-последовательного преобразовател  кода и регистра сдвига, последовательный выход которого подклю- j чен к первому входу второго элемента

Claims (3)

1. I l, третий выход распределител  информации соединен с первым входом первого элемента И и управл ющим входом буферного накопител , выходы которого подключены к установочным входам формирователей операционного вектора управл ющий выход первого формировател  операционного вектора соединен с управл ющим входом тактового генератора , третий выход которого подключен к первому тактовому входу умножител  на матрицу декодировани  и вторым входам первого и второго элементов И, выходы которых соединены с управл ющими входами соответственно буферного блока пам ти и регистра сдвига, четвертый выход тактового генератора подключен к второму тактовому входу умножител  на матрицу декодировани , выходы которого соединены с информационными входами- выходами блока буферной пам ти и информационными входами параллельно- последовательного преобразовател  кода, выход которого подключен к информационному входу регистра сдвига ,- параллельные выходы которого соединены с одноименными информационными входами блока коммутации и анализатора текущего индекса декодировани , выходы которого подключены к соответствующим управл ющим входам блока коммутации, выходы которо - го соединены с входами блока пам ти результатов декодирова - ни .
2. 2. Декодер поп.1,отлича- ю щ и и с   тем, что распределитель информации содержит коммутатор, первый и BTOpoii дешифраторы, входы которых объединены с информационным входом коммутатора и  вл ютс  входом распределител , первьш выход первого дешифратора соединен с первым управл ющим входом коммутатора, выход которого  вл етс  первым выходом распределител , второй выход первого дешифратора  вл етс  вторым выходом распределител , выход второго дешифратора подключен к второму управл ющему входу коммутатора и  вл етс  третьим выходом | распределител .
3. 3. Декодер по п.1, о т л и ч а - ю щ и и с   тем, что анализатор текущего индекса декодировани  содержит первый - восьмой элементы И, элемент ИЛИ и первый - третий компараторы , первые информационные входы перQ вого и второго компараторов соответственно объединены и  вл ютс  первыми информационными входами анали-- затора, вторыв информацион 1Ь е входы первого и первые информационные вхос ды третьего компараторов соответственно объединены и  вл ютс  вторыми информационными входами анализатора, вторые информационные входы второго и третьего компараторов соответ0/ ственно объединены и  вл ютс  третьими информационными входами анализатора , тактовые входы компараторов объединены и  вл ютс  тактовым входом анализатора, пр мой выход первого

   5 компаратора соединен с первыми входами первого и третьего элементов И, инверсный выход первого компаратора подключен к первым входам второго и четвертого элементов И, пр мой

   Q выход второго компаратора соединен с вторыми входами первого и второго элемектов И, инверсный выход второго компаратора подключен к вторым входам третьего и четвертого элементов И, выходы первого - третье5 го элементов И соединены с первыми входами соответственно элемента РШИ, п того и шестого элементов И,выход,, четвертого элемента И подключен к первым входам седьмого и восьмого элементов И, пр мой выход третьего компаратора соединен с вторым входом седьмого элемента И, инверсный выход третьего KOhmapaTopa подключен к вторым входам п того, шестого и восьмого элементов И, выходы шестого и седьмого элементов И соединены с вторым и третьим входами элемента- ИЛИ, выход которого  вл етс  первым выходом анализатора, выходы п того

   0 и восьмого элементов И  вл ютс  соответственно вторым и третьим выходами анализатора.

   0

   5

   23i1

   щМ

   a:

   25.2

   aiMii