SU843215A1

SU843215A1 - Декодирующий накопитель

Info

Publication number: SU843215A1
Application number: SU792832670A
Authority: SU
Inventors: Игорь Францевич Хомич
Original assignee: Пензенский Завод-Втуз При Заводе Вэмфилиал Пензенского Политехническогоинститута
Priority date: 1979-10-29
Filing date: 1979-10-29
Publication date: 1981-06-30

Description

(54) ДЕКОДИРУЮЩИЙ НАКОПИТЕЛЬ

1

Изобретение относитс к импульсной технике и может найти применение в ycTpoiicTBax повышени достоверности передаваемой информации.

Известны устройства дл мажоритарного декодировани двоичных кодов при трехкратном повторении сообщений которые содержат регистры сдвига и логические элементы ООднако эти устройства имеют огранченные функциональные возможности.

Известен также декодирующий накопитель , содержащий ключ, т-разр дный сумматор и счетчик повторений, соединенный с управл ющим входом ключа , выход которого соединен с накопителем , и анализатор 12.

Недостаток накопителл - сложность и как следствие - низка надежность.

Цель изобретени - повьппение надежности функционировани .

Указанна цель достигаетс тем, что в декодирующий накопитель, содержащий ключ, счетчик повторений.

.входы которых объединены и подключены к входной шине, выход счетчика поторений соединен с управл ющим входом ключа, выход которого через последовательно соединенные накопитель и т-разр дный сумматор подключен ко входу анализатора, введены дискриминатор . Пороговый элемент и переключатель , при этом первые входы дискриминатора и переключател соединены с входной шиной, а вторые входы подключены соответственно к выходу накопител и выходу дискриминатора, выход переключател соединен со входом гг-разр дного сумматора, вход и выход порогового элемента соединены соответственно с выходом т-разр дного сумматора и входом ключа.

На чертеже приведена структурна схема декодирующего накопител .

Claims

Устройство содержит входной ключ 1., накопитель 2, имеющий m разр дов на каждый принимаемый знак, счетчик 3 повторений, т-разр дный сумматор 4 3 дискриминатор 5, переключатель 6, пороговый элемент 7 и анализатор 8. Работает устройство следующим об разом. Принимаема двоична последовател ность знаков сообщени поступает через KjLo4 1 в накопитель
2. При последующих повторных передачах сообщени счетчик 3 переводит ключ 1 в положение, когда знаки с выхода накопител 2 через т-разр дный сумматор и пороговый элемент 7 снова поступают на его вход. Дискриминатор 5 производит сравне ние вновь принимаемых знаков с накопленными и вырабатывает управл ющие сигналы на переключатель 6. Если указанные знаки совпадают, то единич ный сигнал поступает на суммирующий вход т разр дного сумматора 4, а при несовпадении знаков - вычитающий вхо т-разр дного сумматора 4. В результате этого в накопителе 2 дл каждого знака сообщени содержит с т-разр дное двоичное число, определ ющее значение накопленного знака (1 или о) и абсолютную величину .разности между количеством прин тых еди ничных и нулевых знаков на любое (конечное ) число циклов повторени сообщени . Дл этого достаточно разр дность накопител 2 дл каждого знака выбра так, чтобы выполн лось соотношение Vr ./1 + &0(, д vrvctx , Amotx -t(-i)--t(0) где t(l); t(0) количество единичны и нулевьрс знаков, пр н тых за заданное число циклов повторени сообщени соответственно . 1 54 Значение ,может быть установлено, исход из требуемой достоверности приема сообщени в канале св зи с заданной интенсивностью помех. В том случае, когда на одной из позиций накопител 2 значение д 0, а дискриминатор 5 вырабатывает сигнал несовпадени , то значение накопленного знака инвертируетс и к нему приписываетс значение Д 1. Таким образом, отпадает необходимость в дешифрации знаков накопленной информации при любом числе циклов повторени сообщени , что упрощает построение устройства при параллельном считывании информации из накопител 2 и повышает надежность функционировани . Формула изобретени Декодирующий накопитель, содержащий ключ, счетчик повторений, входы которых объединены и подключены к входной шине, выход счетчика повторений соединен с управл ющим входом ключа, выход которого через последовательно соединенные накопитель и т-разр дный сумматор подключен ко входу анализатора, отличающийс тем, что, с целью повышени надежности функционировани , введены дискриминатор, пороговый элемент и переключатель, при этом первые входы дискриминатора и переключател соединены с входной шиной, а вторые входы подключены соответственно к выходу накопител и выходу дискриминатора , выход переключател соединен со входом т-разр дного сумматора , вход и выход порогового элемента соединены соответственно с выодом т-разр дного сумматора и вхоом ключа.