SU919112A1 - Адаптивный коммутатор - Google Patents

Description

(54) АДАПТИВНЫЙ КОММУТАТОР

Изобретение относитс  к радиотехнике и может использоватьс  в цифровых телеметрических системах с адресным разделением каналов.

Известен адаптивный коммутатор, содержащий узел выбора каналов, последовательно соединенные блок статической пам ти адресов, блок динамической пам ти а.цресов и ;аиодную матрицу, выходы которой соединены с управл ющими входами ключей, причем входы блока статической пам ти соединены с соответствующими выходами узла выбора каналов 1.

Однако пропускна  способность известного адаптивного коммутатора мала.

Цель изобретени  - повышение пропускной способности.

Указанна  цель достигаетс  тем, что в известный адаптивный коммутатор введены п цепей из последовательно соединенных дельта-модул тора , блока преобразовани  импульсной последовательности и анализатора импульсной последовательности (где п - число каналов), причем входы дельта-модул торов соединены с информационными входами ключей, а выхохсы анализаторов импулпсной последовательности соединены с соответствующими входами узла выбора каналов.

На чертеже представлена структурна  электрическа  схема предлагаемого устройства.

Адаптивный коммутатор содержит узел 1 выбора каналов, блок 2 статической пам ти а.дресов, блок 3 динамической пам ти а.цресов, диод10 ную матрицу 4, ключи 5 и п цепей 6, содержащих кажда  дельта-модул тор 7, блок 8 преобразовани  импульсной последовательности и анализатор 9 импульсной последовательности.

15

Устройство работает следующим образом.

Напр жени  с датчиков информации поступают на соответствующие входы адаптивного коммутатора. Эти напр 20 жени  преобразуютс  дельта-модул торами 7 в импульсные последовательности .

Импульсные последовательности с выхода дельта-модул тора 7 поступают на блоки 8, на выходе которых

по вл етс  импульс только в том случае , если на их вход поступают либо два следующих друг за другом импульса , либо две паузы. Далее на выбранном канальном интервале в анализато|ре 9 идет подсчет числа импульсов с выходов блоков 8, а затем сравнение показаний счетчиков анализатора 9 и на выход последнего выдаетс  импульс на открытие того канала, в котором показание счетчика анализатора 9 будет максимальным. В остальных же счетчиках фиксируетс  число импульсов, которое оказалось на момент сравнени , и в следующий период анализа они начинают считать импульсы , поступающие с блока 8 именно ;с этих фиксированнвх показаний. Таким образом более активные параметры будут опрашиватьс  чаще, а менее активные - реже. Если в момент сравнени  показани  нескольких счетчиков одинаковы, то работает узел 1, который пропускает на выход импульс с того входа, который соответствует наименьшему номеру ;каналов. Если на вход логической : схемы узла 1 поступил импульс с выхода одного из блоков 8, то каскады логической схемы пропускают этот импульс на выход, не оказыва  на нег никого воздействи . Если же импульсы по в тс  сразу с нескольких блоко 8, то на выходе логической схемы будет импульс с того входа, который соответствует наименьшему номеру каналов. В результате этого при поступлении импульсов с ангшизатора 9 группами (по два, три и т.д.) узел I организует дисциплину обслуживани  в пор дке нумерации каналов.

Импульс с выхода узла 1 поступает на вход блока 2, который представл ет собой запоминающее устройство номеров каналов адаптивного коммутатора в двоичном коде. Причем адрес номера канала, содержащий одни нули, должен быть запрещенным. Запись номеров каналов в двоичном коде производитс  перед работой. Если необходимо сменить адреса в процессе работы, то в составе передающей аппаратуры имеетс  программное устройство с записанными адресами номеров , каналов , которое включаетс  по соответствующей команде. Дл  этого блок 2 должен иметь каскады ввода адресов и устройство считывани , а элементы пам ти должны сохран ть записанную информацию при считывани

Выходы узла 1  вл ютс  обмотками считывани  блока 2. Импульс, поступающий по одному из выходов узла 1,  вл етс  сигналом считывани  номера соответствующего, канала в двоичном коде. Двоичное число в паралельном

коде поступает на блок 3, представл ющий собой отдельные триггерные  чейки пам ти без взаимных св зей друг с другом. В конце каждого канального интервала триггеры блока 3 устанавливаютс  в нулевое состо ние импульсами сброса, поступающими с синхронизатора передающей аппаратуры.

Сигналы с выхода блока 2 поступают на единичные входы триггеров блока 3, следовательно, адрес -номера канала в двоичном коде переписываетс  из  чеек блока 2 в  чейки блока 3. В соответствии с записанным числом ,в блоке 3 возбуждаетс  соответству юща  выходна  диодна  матрица 4 и открываетс  ключ 5 данного канала. Диодна  матрица 4 обычна , но запрещенной  вл етс  комбинаци , состо ща  из одних нулей.

Напр жение с датчика, прошедшее через ключ 5, поступает на аналогоцифровой преобразователь, в котором к измерительной информации приписываетс  адфес номера канала, поступающий с блока 2.

Таким образом пропускна  способность устройства значительно повышаетс .

Claims (1)

1. Авторское свидетельство СССР 412619, кл. G 08 С 19/28, 1971 (прототип).