SU1010632A1 - Устройство дл задани тестов - Google Patents

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  контрол  дискретных устройств, работающих с информацией, представленной в виде кодовых комбинаций.

Известно устройство дл  тестового контрол , содержащее запоминающий блок хранени  тестов, блок записи .информации, регистр, коммутато блок управлени  и блок сравнени  ClНедостаток данного устройства за .лючаётс  в невозможности формировани  различных последовательностей тестов и обусловлен посто нным заданием одного тестового набора в блоке пам ти и в посто нной неизмен емой св зи блока управлени  и коммутатора, соедин ющего контролируемые цепи с тестовым регистром, что ограничивает возможность использовани  устройства дл  проверки различных типов объектов.

Наиболее близким к предлагаемому  вл етс  устройство дл  контрол  логических блоков, содержащее генератор импульсов, регистр, счетчик, блок сравнени , элементы И и задатчик тестов С2 1.

Недостатком данного устройства  вл етс , то, что оно не позвол ет измен ть последовательность комбинаций в тесте и использовать эти комбинации в различных сочетани х, т,а, не обеспечивает формирование последовательности различных тестовых наборов. Такие различные последовательности тестов и их комбина ции необходимы при поиске неисправностей , когда их локализаци  проводитс  по все более сужающейс  области и кажда  проверка по данному тесту ограничивает область, в кото-рой проводитс  следующа  проверка. . Таким образом, недостаток известног устройства заключаетс  в ограниченности его функциональных возможноедл  локализации неисправностей в провер емом объекте.

Цель изобретени  - расширение функциональных возможностей устройсва путем формировани  различных тестовых последовательностей.

Поставленна  цель достигаетс  тем, что в устройство дл  задани  тестов, содержащеегенератор импульсов , счетчик, первый элемент И, элемент задержки, регистр и задатчик тестов, причем выход генератора импульсов соединен с первь1М входом первого элемента И,выход которого соединен с входом элемента задержки и с входом обнулени  счетчика, введены блок приоритета, блок задержки включени , группа элементов И, шифратор, блок пам ти, триггер, второй элемент И, элемент ИЛИ, причем выходы эадатчика тестов соедине ны с единичными входами соответствующих разр дов регистра, единичные выходы которого соединены с входами блока приоритета, выходы блока приоритета через блок задержки включени  соединены с первыми входами соответствующих элементов И группы и соответствующими входами шифратора , выходы которого соединены с

0 установочными входами счетчи ка, информационные выходы счетчика соединены с адресньлми входами блока пам ти и с входами элеме.нта ИЛИ, выход которого соединен с входом

5 разрешени  генератора импульсов, выход генератора импульсов соединен с первым входом второго элемента И, выход которого соединен с входом чтени  блока пам ти, первый и второй управл ющие выходы блока пам ти соединены соответственно со счетным входом счетчика и с единичным входом триггера, группа информационных выходов блока пам ти  вл етс  группой информационных выходов устройства, выход элемента задержки соединен с нулевым входом триггера, нулевой и единичный выходы которого соединены соответственно с вторыми входами второго и первого элементов И, выход первого элемента И соединен с вторыми входами элементов И группы , выходы которых соединены с нулевыми входами соответствующих разр дов , регистра.

5 Кроме того, поставленна  цель достигаетс  тем, что блок приоритета содержит группу элементов И, группу элементов ИЛИ и группу элементов НЕ, причем группа входов блока прид оритета, кроме первого, соединена с первыми входами соответствующих элементов И и ИЛИ группы, выход каждого предыдущего элемента ИЛИ группы соединен с вторым входом каждого последующего элемента ИЛИ группы и через соответствующий элемент НЕ группы с вторым входом соответствующего элемента И группы, выходы элементов И группы  вл ютс  группой выходов устройства, первый

0 вход группы входов блока  вл етс  первым выходом группы выходов блока и соединен с вторым входом первого элемента ИЛИ группы и через первый элемент НЕ группы с вторым входом

5 первого элемента И группы.

На фиг. 1 приведена структурна  схема предлагаемого устройства; на фиг. 2 - .схема блока приоритета.

Устройство содержит задатчик 1 0 тестов с клавишами 2-1, 2-2, 2-К,

регистр 3 с разр дами 4-1, 4-2, 4-к, блок 5 приоритета, блок 6 задержки включени  с элементами 7-1, 7-2, 7-К задержки и элементами И 8-1, 5 8-2,.8-К, группу элементов И 9-1, 9-2, 9-К, шифратор 10 с выходами 1 счетчик 12,, блок 13 пам ти с выходами 14,15-1, 15-2, 15-К, 16, генератор 17 импульсов, первый элеме И 18, второй элемент И 19/ триггер 20, элемент 21 .задержки и элемент ,ИЛИ 22. Блок 5 приоритета содержит элем ты И 23, ИЛИ 24, НЕ 25 и о&еспечив ет приоритетный опрос входных сигн лов таким образом, что, например, сигнал, действукмций на предыдущем входе, блокирует на врем  своего действи  все сигналы, действунвдие на всех последующих входах, т.е. приоритет на выход имеет сигнал на предыдущем входе по отношению к си налам на последующих входах. При этом блок всегда формирует выход .ной сигнал только на одном из выходов , соответствующем сигналу на входе большего приоритета. Блок 13 пам ти представл ет собой , например, посто нное запомина ющее устройство с адресным принципом выборки информации и имеет ад-рееные входы и управл ющий вход сч тывани  данных. Блок пам ти хранит тесты, состо щие из наборов кодовых комбинаций, причем каждому тес соответствует определенна  область пам ти, котора  определ етс  начальным адресом соответствующей  чейки. Тесты представл ют собой н пример, кодовые наборы символов русских , латинских, цифровых, чередующихс  символов - русских, лати ских, цифровых, определенное число одного какого-либо символа и т.д. Считанные из блока пам ти наборы тестов подаютс  на кодовые выходы 15-1, 15-2, 15-К,--.число которых определ етс  числом разр дов кодовых комбинаций тестов. Дополнительный разр д - управл к ций выход 16 используетс  в качестве указател  окончани  данного теста, причем пос ледн   кодова  комбинаци  каждого теста содер сит единичное значение разр да 16 и нулевое его значение дл  всех предыдущих кодовых комбина ций данного теста. Управл ющий выхо 14 блока 13 пам ти предназначен дл  управлени  адресным счетчиком 12 после чтени  каждой кодовой комбина ции . Блок 6 задержки включени  содер;жит дл  каждого входного сигнала элемент 7 задержки и элемент И 8, которые обеспечивают задержку выход ного сигнала по отношению к входному при подаче входного сигнала и сн тие без задержки выходного сигнала при сн тии входного сигнала. Устройство работает следуннцим образом. Б исходном положении триггер 20 счетчик 12 к регистр 3 обнулены. С помощью клавиш 2-1, 2-2, 2-К набирают необходимую комбинацию тестов дл  контрол  заданного объекта. Кажда  из клавиш 2 соответствует определенному тесту, записанному в определенной области пам ти блока 13 пам ти и.заданному определенным начальным адресом. При нажатии на клавиши на их входах формируютс  импульсы, устанавливающие в единичные состо ни  соответствующие разр ды 4 регистра 3. После набора состо ние регистра 3 соответствует требуемой комбинации тестов . Сигналы с выходов сработанных разр дов 4 регистра 3 подаютс  на входы блока 5 приоритета, который формирует сигнал только на одном из своих выходов, соответствующем входному сигналу большего приоритета , например разр ду 4-1, Этот сигнал с выхода блока 5 приоритета .проходит через соответствующие элементы задержки 7-1 и И 8-1 блока б задержки включени  на первый вход соответствующего элемента И 9-1 и на соответствукнций вход шифратора 10. При возбуждении входа шифратора 10 на его кодовых выходах формируетс  код начального адреса, соответствующий первому выбираемому по -приоритету тесту. Указанный код поступает на установочные входы счетчика 12 и записываетс  в нем. Таким образом , на выходах счетчика 12 устанавливаетс  код начального адреса , который поступает на адресные входы блока 13 пам ти. Кроме того, сигналы кода с выходов счетчика 12 через элемент ИЛИ 22 запускают гет нератор 17 импульсов. Импульсы с выхода генератора 17 поступают на входы элементов И 18, 19. Элементы И 18, 19 управл ютс  сигналами с выходов триггера 20, причем в нулевом положении триггера 20 открыт элемент И 19 и закрыт элемент И 18. Поэтому импульсы с выхода генератора 17 поступают через элемент И J.9 на считывающий вход блока 13 пам ти. Каждый импульс генератора 17 , считывает одну кодовую комбинацию данного теста из блока пам ти, начина  с адреса, указываемого счетчиком 12. Считанна  кодова  комбинаци  теста подаетс  с выходов 15 блока 13 пам ти на провер емый объект . После чтени  каждой тестовой комбинации на выходе 14 блока пам ти формируетс  импульс, поступаоиий на счетный вход счетчика 12. При этом содержимое счетчика каждый раз увеличиваетс  на +1 и соответствует адресу след5пощей  чейки области пам ти данного теста. Таким образом, происходит последовательна  выборка всех комбинаций первого теста из  чеек данной области пам ти. При выборке последней коде -ВОЙ комбинации теста на выходе 16 блока 13 пам ти формируетс  единичный сигнал, который устанавливает триггер 20 в единичное состо ние; Триггер 20 закрывает элемент И 19 и открывает элемент И 18. Очередной импульс с генератора 17 подаетс  через элемент И 18 на второе входы элементов И 9,-на сбросовый вход счетчика 12 и на эЛемент 21 задержки . Этим импульсом открываетс  элемент И 9-1, подготовленный к открыванию сигналом с выхода элемента И 8-1 блока б задержки включени . Сигнал с выхода элемента И 9-1 постпает на нулевой вход соответствую-. щего разр да 4-1 регистра 3 и обнул ет его. При этом снимаютс  сигналы на выходе блока 5 приоритета, на выходе элемента И 8-1 блока б задержки включени , на входе и выходах шифратора 10 и входах счетчика 12. Одновременно импульсом с выхода элемента И 18 обнул етс  счетчик 12 и с задержкой, определ емой элементом 21, триггер 20. При этом снова отк1Ж1ваетс  элемент И 19 и зак1Я:1ваетс  И 18. После сброса соответствующего разр да 4-1 JB регистре 3 приоритет на выход в блоке 5 получает сигнал с выхода следующего сработанного разр да 4-2 регистра 3, и устройство переходит

выборке кодовых комбинаций следующего второго теста. Этот сигнал с задержкой, определ емой элементом 7-2 задержки, проходит на выход элемента И 8-2, Врем  задержки, задаваемое элементами 7 в блоке 6 задержки включени , превышает врем  задержки, задаваемое элементом 21, что обеспечивает обнуление счетчика 12 и триггера 20 к моменту формировани  очередного сигнала на соответствующем выходе элемента И 8-2 блока 6 задержки включени . Сигнал с выхода элемента И 8-2 поступает н% вход элемента И 9-2 и на 5 соответствующий вход шифратора 10, и описанный процесс повтор етс . Таким образом, происходит последовательна  выборка заданных тестовых комбинаций требуемых тестов и их выдача на провер емый объект.

Технико-экономическа  эффективность .предлагаемого устройства заключаетс  в расширении его функциональных возможностей по организации тестового контрол , в возможности формировать любые необходимые наборы тестов с помощью тестовой клавиатуры дл  контрол  различных объleKTOB без изменени  электрических соединений, что повышает эффективность контрол  и поиска неисправностей .

lU

(

I л

а

Р -;.

15-г //-Л

Выходы J

Фаг. 2

Claims (2)

1. (54 ) (57 } 1. УСТРОЙСТВО ДЛЯ ЗАДАНИЯ ТЕСТОВ, содержащее генератор импульсов, счетчик, первый элемент И, элемент · задержки , регистр.и задатчик тестов, примем выход генератора импульсов соединен с первым входом первого элемента И, выход которого соединен с входом элемента задержки и с входом обнуления счетчика, отличающееся тем; что, с целью расширения функциональных возможностей устройства путем обеспечения различных тестовых последовательностей, в него введены блок приоритета, блок задержки включения, группа элементов И, шифратор, блок памяти, триггер, второй элемент И, элемент ИЛИ, причем выходы задатчика тестов соединены с единичными входами соответствующих разрядов pe-j гистра, единичные выходы которого соединены с входами блока приоритета, выходы блока приоритета через блок задержки включения соединены с первыми входами соответствующих элементов И группы и с соответствующими входами шифратора, выходы ко• торого соединены с установочными входами счетчика, информационные выходы счетчика соединены с адресными входами блока памяти и с входами элемента ИЛИ, выход которого . соединен с входом разрешения гене ратора импульсов, выход генератора импульсов соединен с первым входом второго элемента И, выход которого соединен с входом чтения блока памяти , первый и второй управляющие выходы блока памяти соединены соответственно со счетным входом счетчика и с единичным входом триггера^ группа информационных выходов блока памяти является группой информационных выходов устройства, выход элемента задержки соединён с нулевым входом триггера, нулевой и единичный выходы которого соединены соответственно с вторыми входами второго и первого элементов- И, выход первого элемента И соединен с вторыми входами элементов И группы, выходы которых соединены d нулевыми входами соответствующих разрядов регистра.
2. , 2. Устройство по π. 1, отли чающееся тем, что блок при- S оритета содержит группу элементов и, группу элементов ИЛИ и группу элемен тов НЕ, причем группа входов блока приоритета, кроме первого, соединена с первыми входами соответствующих элементов И и ИЛИ группы, выход каждого предыдущего элемента ИЛИ группы соединен с вторым входом каждого последующего элемента ИЛИ группы и через соответствующий элемент НЕ группы с вторым входом соответствующего элемента И группы, выходы, элементов И группы являются группой выходов устройства, первый вход группы входов блока является первым выходом группы выходов блока и соединен с вторым входом первого элемента ИЛИ группы и через первый элемент НЕ группы с вторым входом первого элемента и группы.