SU983757A1 - Устройство дл контрол пам ти - Google Patents

Description

Изобретение относится к запоминающим устройствам;

Известно устройство для контроля памяти, содержащее два счетчика, накопитель, блок управления и выходной регистр £ 1].

Недостатком этого устройства является то, что он не обеспечивает контроль выбранных разрядов информации при записи.

Наиболее близким по технической сущности к изобретению является устройство для контроля памяти, содержащее запоминающие ячейки (накопитель), входы каждой йз которых подключены через элементы И к информационным щинам, первый дешифратор, выходы которого подключены к вторым входам, соответствующих элементов И, а вхо ды соединены с выходами первого счетчика, подключенного через второй счетчик к генердтору тактовых импульсов, и выходной регистр, входы которого соединены с выходами коммутатора, а вход сброса подключен к первому выходу первого дешифратора £2].

Недостатками этого устройства являются низкое быстродействие, так как для контроля информации при записи в любую запоминающую ячейку по любым заранее заданным разрядам необходимо обращаться к выбранной ячейке столько раз, сколько задано разс рядов в данной ячейке, и низкая надежность, так как оно обеспечивает контроль каждого разряда только для неисправных запоминающих ячеек, Целью изобретения является повыjq шение быстродействия устройства. Поставленная цель достигается тем, что в устройство для контроля памяти, содержащее элементы памяти, входы которых подключены к выходам элементов И, первый дешифратор, счет15 чики, генератор тактовых импульсов, первый коммутатор й выходной регистр, информационные входы которого соединены с выходами первого коммутатора, • а вход сброса подключен к одному из , выходов первого дешифратора, другие выходы которого соединены с первыми входами элементов И, а входа - с выходами первого счетчика, вход которого .подключен к одному из выходов 25 второго счетчика, вход которого соединен с выходом генератора тактовых импульсов, вторые входа элементов И соответственно объединены и являются информационными входами устройства, 30 .введены мультиплексор, второй дешиф ратор, шифраторы, второй и третий коммутаторы, причем входы второго дешифратора соединены с выходами вто'рого счетчика, а выходы - с одними ₍из входов второго и третьего коммутаторов} другие входы которых подклю- 5 !чены к другим выходам первого дешифратора, входы первого и второго шиф-J раторов соединены соответственно с : выходами второго и третьего коммутаторов, выходы первого и второго шиф- jq раторов подключены к управляющим входам мультиплексора и первого коммутатора соответственно, выход мультиплексора соединен с входом первого коммутатора, а информационные входы , $ подключены к вторым входам соответствующих элементов И.

На чертеже представлена функциональная схема предлагаемого устройся. ?П

Устройство содержит элементы 1 na-^iU мяти, элементы И 2, информационные входы 3, первый дешифратор 4, первый 5 и второй б счетчикигенератор 7 тактовых импульсов, выходной регистр 8, первый коммутатор 9, мультиплек- 25 сор 10, второй дешифратор 11, первый 12 и второй 13 шифраторы, второй 14 и третий 15 коммутаторы, выполненные программируемыми. Второй коммутатор 14 может быть выполнен, напри- 30 мер,, в виде наборного поля.

Устройство работает следующим образом.

Входная информация со входов 3 синхронно, с частотой, определяемой 35 генератором 1 и счетчиком б, поступает через элементы И 2 в элементы 1' памяти. Счетчик 5 и дешифратор 4 обеспечивают последовательное (заполнение всех элементов 1 памяти. Считы-дд вание каждого бита информации, поступающей в заданный разряд каждого заранее заданного элемента 1 памяти, производится с помощью регистра 8. При этом номер разряда, который еледует считывать из элементов 1 памяти, устанавливается с помощью программируемого коммутатора 14. Импульсы с выходом дешифраторов 11 или 4, открывая для записи выбранный элемент 1 памяти, проходят в соответствии с заранее установленной программой через коммутатор 14 на вход шифратора 12, выходной импульс которого настраивает мультиплексор 10 на передачу информации заданного разряда. Эта информация с выхода мультиплексора 10 поступает на вход коммутатора 9, который направляет ее в требуемый разряд регистра 8, предварительно обнуленного импульсом с выхода дешифратора 4, соответствующего нулевому состоянию -счетчика 5. Второй коммутатор 15 по заданной программе переключает выхода дешифраторов 11 или .4 на соответствующий вход шифра тора 13; выходной импульс которого управляет коммутатором 9. Таким образом, информация, соответствующая выбранному разряду для каждого элемента 1 памяти, записывается в заданный разряд регистра 8.' Выбор номера выхода дешифраторов 4 и 11 обеспечивается настройкой коммутаторов 14 _|И 15 и определяет состав информации ~в регистре 8. При этом дешифратор 11! обеспечивает запись выбранных разрядов одного какого-либо элемента 1 памяти, а дешифратор 4 обеспечивает конкретный выбор этого запоминающего элемента 1 памяти*

В итоге контроль записываемой информации независимо от числа контролируемых разрядов каждого элемента 1 памяти обеспечивается без потерь времени.

Таким образом, повышается быстродействие устройства путем сокращения времени на контроль записываемой информации.

Технико-экономическое преимущество предлагаемого устройства заключается в его более высоком, по сравнению с известным быстродействии..

Claims (2)

1.Авторское свидетельство СССР : 705526, кл. G 11 С 29/00, 1977.

2.Авторское свидетельство СССР 754485, кл. G 11 С 29/00, 1978

. (прототип).