SU1054895A1 - Устройство дл формировани последовательностей временных интервалов - Google Patents
Устройство дл формировани последовательностей временных интервалов Download PDFInfo
- Publication number
- SU1054895A1 SU1054895A1 SU813354066A SU3354066A SU1054895A1 SU 1054895 A1 SU1054895 A1 SU 1054895A1 SU 813354066 A SU813354066 A SU 813354066A SU 3354066 A SU3354066 A SU 3354066A SU 1054895 A1 SU1054895 A1 SU 1054895A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- output
- outputs
- control unit
- input
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
к входам второго элемента ИЛИ, примем второй выход дешифратора подключен к первым входам блока триггеров, вторые входы которого соединены с соответствующими вторыми выходами формирователей импульсов, а выходы блока
триггеров через третий элемент, ИЛИ подклюмены к первому входу четвертого элемента ИЛИ втррой вход которого соединен с .выходом первого рлемента И, а выход четвертого элемента ИЛИ соединен с входом шифратора, шина сброса через ключ сброса соединена с вторым входом формирователей импульсов и вл етс вторым выходом блока управлени , выход третьего элемента И вл етс первым выходом блока управлени , выход второго элемента И вл етс третьим выходом блока управлени , выход первого элемент-а И вл етс , четвертым выходом блока управлени , выходы второго и третьего элементов ИЛИ вл ютс соответственно п тым и шестым выходами блока управлени , а выход шифратора вл етс седьмым выходом , .блока управлени ,вход счетчику импульсов вл етс первым входом блока управлени , а третьи входы формирователей импульсов вл ютс вторыми входами блока управлени ,
Изоб| етение относитс к импульсно технике и может быть использовано в различных устройствах дл формировани In независимых последовательносте временных интервалов в аналого-цифро вой вычислительной технике и в блоках программного управлени различны ми технологическими процессами. Известно устройство, формирующее временные интервалы, содержащее гене jpaTop импульсов,пе| еёчетное устройство , мультиплвксор7 триггер, элементы И, регистр tlj Однако дл получени m независимых последовательностей необходимо применить m указанных устройств, что приводит к увеличению количества , оборудовани . Наиболее близким к предлагаемому по технической CJ HOCTH вл етс устройство дл формировани последовательностей временных интервалов, с держащее генератор импульсов, выход которого подключен квходу делител частоты, выход которого соединен с входом счетчика импульсов, выходы счетчика импульсов подключены к первым входам блока пам ти, дешифратор, выходы которого подключены к первым входам первых элементов И, -выходы ко торых соединены с первыми входами элемента ИЛИ, блок управлени С23. Недостатком данного устройства вл етс то, что оно не обеспечивает получение hi последовательностей вре менных интервалов, а дл получени их требуетей Hfi данных устройств, что значительно усложн ет устройство и уменьшает его надежность. Цель изобретени - повышение надежности устройства. Поставленна цель достигаетс тем, что в устройство дл формировани последовательностей временных интервал лов, содержаи1ее генератор импульсов, выход которого подключен к входу делител частоты, выход которого соединен с входом счетчиКа импульсов, выходы счетчика импульсов подключены к первым входам блока пам ти, дешифра-; тор, выходы которого подключены к первым входам первых элементов И, выходы которых соединены с первыми входами элемента ИЛИ, блок управлени , дополнительно введены вторые-элементы И, счетчики импульсов, два регистра , сумматор и блок сравнени кодов, перва группа входов которого соединена с выходами счетчика импульсов, втора группа входов соединена с выходами сумматора, а выхЬд подключ ен к первым входам вторых элементов И, вторые входы которых подключены к выxoдa 4 дешифратора, третьи входы соединены с первым выходом блоке управлени , а выход каждого второго элемента И соединен с входом соответствующего дополнительного счётчика импульсов , управл ющий вход каждого из которых подключен к второму выходу блока управлени , выходы каждого дополнительного счетчика импульсов подключены к вторым входам соответствующего первого элемента И, третьи входы которых подключены к третьему выходу блока управлени и к входу первого регистра, разр дные входы которого соединены с выходами блока пам ти и с разр дными входами второго регистра , выходы регистров подключены к первой группе входов сумматора соответственно , а вход второго регистра ; соединен с четвертым выходом блока уп i равлени , п тый и шестой выходы которого подключены к первому и второму управл ющим входам блока пам ти, а седьмые выходы блока управлени подключены к вторым входам элемента ИЛИ, первый вход блока управлени соединен , с выходом генератора импульсов, а вто рые входы подключены к выходам дешифратора , причем выходы элемента ИЛИ подключены к вторым входам блока пам ти, третьи входы которого соединены с разр дными выходами делител частоты и с входами дешифратора:, Блок управлени содержит счетчик импульсов, выходы которого подключены к входам дешифратора, первый выход ко торого подключен к входам ключей, выход каждого из которых соединен через соответствующий формирователь импульсов с входами первого элемента ИЛИ, выход которого подключен к первым вхо дам первого, второго и третьего элементов И, вторые входы которых соединены с вторым, третьим и Четвертым выходами дешифратора соответственно, выходы первого и второго элементов И подключены к входам второго элемента ИЛИ, причем второй выход дешифратора подключен к первым входам блока триггеров, вторые входы которого соединены с соответствующими вторыми выходами формирователей импульсов, а выходы блока триггеров через третий элемент ИЛИ подключены к первому входу четвертого элемента ИЛИ, втЬрой вход которого соединен с выходом первого элемента И, а выход четвертого элемента ИЛИ соединен с входом шифратора шина сброса через ключ сброса соединена с вторым входом формирова телей импульсов и вл етс вторым выходом блока управлени , выход третьего элемента И вл етс первым выходом блока управлени , выход второго элемента И вл етс третьим выходом блока управлени , выход первого элемента И вл етс четвертым выходом блока управлени , выходы второго и третьего элементов ИЛИ вл ютс соответственно п тым и шестым выходами блока управлени , а выход шифратора вл етс седьмым выходом блока управлени , вход счетчика импульсов вл етс первым входом блока управлени , а третьи входы формирователей импульсов вл ютс вторыми входами блока управлени . На фиг. 1 приведена функциональна схема устройства дл формировани последовательностей временных интервалЬв; на фиг. 2 - пример выполнени блока управлени . Устройство (фиг. 1 содержит генератор 1 импульсов, выход которого соединен с входом делител 2 частоты , подключенного к счетчику 3 им- . пульсов, соединенного с блоком k пам ти , дешифратор S, соединенный с первыми входами соответствующих первых элементов И 6, подключенных к первым входам элемента ИЛИ 7 блок 8 управлени , вторые элементы И 9, дополнительные счетчики 10 импульсов, два регистра 11 и 12, сумматор 13 и блок 1 сравнени кодов,:перва группа входов которого соединена с выходами счетчика 3 импульсов, втора группа входов соединена с выходами сумматора 13, а выход подключен к первым входам вторых элементов И Э вторые-ВХОДЫ которых подключены квыходам дешифратора 5 третьи входы соединены с первым выходом блока 8 управлени , а выход каждого второго элемента И 9 соединен с входом соответствующего дополнительного счетчика 10 импульсов, управл ющий вход каждого из которых подключен к второму выходу блока 8 управлени , выходы каждо-; го дополнительного счетчика.10 импульсов подключены к вторым входам соответствующего первого элемента И 6, третьи входы которых подключены к третьему выходу блока 8 управлени и к входу первого регистра 11, разр дные входы которого соединены с выходами блока k пам ти и разр дными входами второго регистра 12,выходы регистров 1-1 и 12 подключены к первой группе входов сумматора 13 соответственно , а вход второго регистра 12 соединен с четвертым выходом блока 8 управлени , п тый и шестой выходы которого подключены к первому и второму управл ющим входам блока пам ти, а седьмые выходы блока 8 управлени подключены к вторым входам элемента ИЛИ 7, первый вход блока 8 управлени соединен с выходом генератора 1 импульсов, а вторые входы подключены к выходам дешифратора 5 причем выходы элемента.ИЛИ 7 подключены к вторым входам блока i пам ти,, третьи входы которого соединены с разр дными выходами делител 2 частоты и с входами дешифратора На фиг. 2 приведена функциональна схема-блока 8 управлени , который содержит счетчик 15 импульсов, выходы которого подключены к входам дешифратора 16, первый выход которого подключен к входам ключей 17, выход . ка хдого из которых соединен через соответст укйций формирователь 18 импуль сов с входами первого элемента ИЛИ IS выход которого подключен к первым вхо дам первого, второго и третьего элементов И 20, 21 и 22, вторые входы которых соединены с вторым, третьим и четвертым выходами дешифратора 16 соответственно, выходы первого и второго элементов И 20 и 21 подключены к входам второго элемента ИЛИ 23, при чем второй выход дешифратора 16 подключен к первым входам блока 2 триггеров 25, вторые входа которого соединены с соответствующими вторыми вы ходами формирователей 18 импульсов, а выходы блока 24 триггеров 23 через третий элемент ИЛИ 26 подключены к первому входу четвертого элемента ИЛИ 27, второй вход которого соединен с выходом первого элемента И 20, а выход четвертого элемента ИЛИ 27 со единен с входом шифратора 28, шина 29 сброса через, ключ 30 сброса соединена с вторым входом формирователей 18 импульсов и вл етс вторым выходом 31 блока 8 управлени , выход tpeтьего элемента И 22 вл етс первым выходом 32 блока 8 управлени , выход второго элемента И 21 вл етс третьим выходом 33 блока 8 управлени , выход первого элемента .И 20 вл етс четвертым выходом 3 блока 8 управлени , выходы второго и третьего элементов ИЛИ 23 и 26 вл ютс соответст венно п тим .и шестым выходами 35 и Зб блока 8 управлени , а выкор шифратора 28 вл етс седьмым выходом 37 блока 8 управлени , вход счетчика 15 импульсов вл етс первым входом 38 блока 8 управлени , а третьи входы формирюватёлей 18 импульсов вл ютс вторыми входами 39 блока 8 управле Q s ни . Формирователи 18 могут быть выполнены , например, на элементах И tO, 41 и 42, элементе ИЛИ 43, триггере 44. Устройство работает следующим образом . Все чейки пам ти блока 4 по числу воспроизводимых последовательностей разделены на зон, причем номер зоны определ етс старшими разр дами адресного слова, а адреса чеек пам ти в каждой зоне определ ютс младшими разр дами адресного слова Массивы чеек пам ти каждой зоны равны по величине, причем соответствующие чейки пам ти в каждой зоне имеют одинаковые адреса. . Дл каждой последовательности массив адресов чеек распределен следующим образом Одна чейка предназначена дл записи в нее временной опоры, остальные чейки содерЯсат значени временных интервалов данной последовательности Значение временной опоры .записываетс в чейку в момент начала воспроизведени данной последовательности , значени временных интервалов в чейки Дл каждой последовательности записываютс зар.анее. При включении питани генератор 1, делитель 2, счетчик 3 начинают работать сразу с произвольного состо ни . Регистры 11 и 12 также наход тс в произвольном состо нии. При кратковременном зa ыкaнии ключа 30 сброса, расположенного в блоке 8 управлени , счетчики 10 переход т в нулевое состо ние, определ дл каждой последовательности ЭАРес чейки пам ти в блоке 4, в которой хранитс значение первого временного интервала. Частота f от генератора 1 через вход 38блока 8 управлени поступает на счетный вход счетчика 15, соединенного с дешифратором 16, на выходах которого циклически вырабатываютс четыре сигнала, используемые дл формировани сигналов управлени устройством,- При воспроизведении каждой последовательности, причем-соотношение между частотой f и частотой f 2 поступающей на вход дешифра тора 5 номера гюследовательности, имеющего m выходов, рыбираетс таким, чтобы в каждом полс кении дешифратора 5 на выходе дешифратора 16 формировалась последовательность из четырех сигналов. Дл воспроизведени одной из последовательностей замыкают ключ 17. При совпадении на входах элемента И Ц формировател 18 сигнала номера данно последовательности, сигнала с первого выхода дешифратора 16 и наличи разрешени с нулевого выхода триггера i триггеры kk и 25 блока 2 устанавливаютс в единичное состо ние. Сигнал с триггера 25 через элементы ИЛИ 26 и ИЛИ 27 поступает на шифратор 28 адреса чейки временной опоры. Сформированный адрес чейки временной опоры (выход 37) через элемент ИЛИ 7 поступает на второй адрес1ный вход блока t, на первом адресном входе которого находитс код данного номера последовательности, а на информационном входе - текущее значение счетчика Зг вл ющеес временной onQрой (начальной точкой отсчета дл вре менных интервалов данной последовательности /. Сигнал записи (выход 36), поступающий с выхода элемента ИЛИ 26 на соответствующий вход блока k, peaлизуёт запись временной опоры в выбранную чейку пам ти, . Дешифратор 16 переключаетс в следующее положение, при этом сигнал с его второго выхода сбрасывает триг гер 25 в исходное положение и поступает на вход элемента И 20, на втором входе которого имеетс разрешающий сигнал, поступающий с триггера kk через элементы И и ИЛИ 19 Сигнал с выхода элемента И 20 формирует через элемент ИЛИ 23 сигнал считывани .и по выходам 3 35 и 37 обеспечивает считывание временной опоры из блока t в регистр 12 временной опоры. Дешифратор 16 переключаетс в тре тье положение, при этом сигнал с его третьего .выхода поступает на вход элемента И 21, сигнал с выхода которого по выходам 33 и 35 обеспечивает считывание кода первого временного интервала из блока, t в регистр 11 вре менных интервалов. Причем адресом : чейки пам ти, в которой хранитс код первого временного интервала, вл етс кйд, поступающий со счетчика 10 через элементы И 6 и ИЛИ 7. (в данном случае это кулевой код,поскольку счет чик 10 находитс в исходном состо - i Таким образом, на входах сумматора 13 наход тс два кода - код временной опоры и код первого временного .интервала. Сумма кодов с выхода сумнатора 13 поЬтупает на первый вход блока Т сравнени кодов, на втором входе которого находитс текущее значение времени со счетчика 3. Результат сравнени поступает с выхода блока 14 на соответствующие входы элементов ИЗ. Дешифратор 16 переключаетс в четвертое положение;при этом сигнал с его четвертого выхода поступает на вход элемента И 22, сигнал с выхода которого поступает по выходу 32 на соответствующие входы элементов И 9 При совпадении кодов на входах бло;ка 1 на выходы элементов ИЗ поступает разрешающий потенциал с выхода блока 1 и на выходе элемента И 9 формируетс выходной сигнал, соответствующий моменту окончани первого временного интервала данной последовательности, который также переключает счетчик 10 в следующее положение. При несовпадении кодов на выходах блока И выходной сигнал не формируетс и счетчик 10 остаетс в прежнем положении. Далее дешифратор 5 переключаетс .в другое положение, дл которого дешифратор 16 вырабатывает серию из четырех сигналов. , После последовательного возбуждени всех выходов д вифратора 5 с со-. ответствующей каждому выходу серией сигналов с дешифратора 16, дешифратор 5 вновь переключаетс в первоначальное положение. При этом действие сигнала с первого выхода дешифратора 16 блокируетс запрещающим сигналом с нулевого выхода триггера kk на вход элемента И ijl (к этому моменту ключ 17 также может быть разомкнут 7. Следовательно , триггер 25 остаетс в нулевом положении и записи новой времен ной опоры не происходит. Временна опора дл данной последовательности записываетс только один раз в мо- : мент запуска последовательности. Сигналы с второго, третьего и четвертого выходов дешифратора 16 производ т те же действи , что и в предыдущем дл данной последовательности цикле. Пр этом если в предыдущем цикле коды на входах блока k не совпали и в счетчике 10 осталось прежнее значение адреса, то в данном цикле в регистр 11 поступает значение первого временного интервала, если же в предЦДуШем цикле коды на входах блока 1 совпали и в ечетчике 10 образовалс следующий адрес то в данном цикле в регистр 1Г поступает знамениевторого временного интервала.
В послеАУ «их| циклах устройство работает аналогично, последовательно восшроизвод временные интервалы.последовательностей , коды которых заложены в блоке запоминани , до момемта замыкани ключа 17 исходного положени , ffpH совпадении на входах элемента И 40 формировател 18 сигнала Номера последовательности и с первого выхода дешифратора 16 на выходе элемента И D образуетс сигнал, который элемент ИЛИ 3 устанавливает триггер в исходное
состо ние, при этом триггер че- рез элементы И и ИЛИ 19 блокирует вы)одные сигналы дешифратора 16, вследствие чего в последующих циклах последовательность воспроизводитьс не будет.
Совершенно аналогично и независимо tpyr от друга могут воспроизводитьс пОбые последовательности при замыкании соответствующих кгиочей 17.
; Таким образом, в данном устройстве , по сравнению с известными, формируетс nt последовательностей вре- i менНых интервалов. Дл формировани любой из последовательностей.используетс всего один блок пам ти, блок сравнени кодов, сумматор и два регистра , что днамйтельно упрощает уст (юйство и повышает его надежность.
aSf
Claims (2)
1. УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ПОСЛЕДОВАТЕЛЬНОСТЕЙ ВРЕМЕННЫХ ИНТЕРВАЛОВ, содержащее генератор , /импульсов,выход которого подключен к входу делителя частоты, выход которого соединен с входом счетчика импульсов, выходы счетчика импульсов подключены к первым входам блока памяти, дешифратор, выходы которого подключены к первым .
• входам первых элементов И, выходы которых соединены с первыми входами элемента ИЛИ, блок управления, о т л и ч а ю щ ее с я тем, что, с целью повышения надежности, в него дополнительно введены вторые элементы И, счетчики импульсов, два регистра, сумматор и блок сравнения кодов, первая группа входов которого соединена с выходами счетчика импульсов, вторая группа входов соединена с выходами сумматора, а выход подключен к первым входам вторых элементов И, : вторые входы которых подключены к выходам дешифратора, третьи входы соеди· йены с первым выходом блока управления , а выход каждого второго элемента И соединен с входом соответствующего дополнительного счетчика импульсов, управляющий вход каждого из которых подключен к второму выходу блока уп равления, выходы каждого дополнительного счетчика импульсов подключены · к вторым входам соответствующего первого элемента И, третьи входы кото- ; рых подключены к третьему выходу блока- управления и к входу первого регистра, разрядные входы которого соединены с выходами блока памяти и с разрядными входами второго регистра,/ выходы регистров подключены’ к первой группе входов сумматора соответствен** но, а входВторого регистра соединен с четвертым выходом блока управления, пятый и шестой выходы которого подключены к первому и второму управляющим входам блока памяти, а седьмые выходы блока управления подключены·к вторым входам элемента ИЛИ/ первый i вход блока управления соединен с вы-, ходом генератора импульсов, а вторые входы подключены к выходам дешифратора, причем .выходы элемента ИЛИ подключены к вторым входам блока памяти, третьи входы которого соединены с разрядными выходами делителя частоты и с входами дешифратора.
2. Устройство по п. 1,о т л и ч а ю щ е е с я тем, что блок управления содержит счетчик импульсов, выходы которого подключены К входам дешифратора, первый вход которого подключен к входам ключей, выход каждого из которых соединен через соответствующий формирователь импульсов с входами первого элемента ИЛИ, выход которого подключен к первым входам первого, второго и третьего элементов И, вторые входы которых соединены с вторым, третьим и четвертым выходами дешифратора соответственно, выходы пер·*· [вого и второго элементов И подключены к входам второго элемента ИЛИ, причем второй выход дешифратора подключен к первым входам блока триггеров, вторые входы которого соединены с соответствующими вторыми выходами формирователей импульсов, а выходы блока триггеров через третий элемент ИЛИ под!ключены к первому входу четвертого элемента ИЛИ, втррой вход которого - соединен с .выходом первого элемента И, а выход четвертого элемента ИЛИ соединен с входом шифратора, шина сброса через ключ сброса соединена с вторым входом формирователей импульсов и является вторым выходом блока управления, выход третьего элемента И является первым выходом блока управления, выход второго элемента И является третьим выходом блока управления, J выход первого элементе И является.четвертым выходом блока управления, выходы второго и третьего элементов ИЛИ являются соответственно пятым и шестым выходами блока управления, а выход шифратора является седьмым выходом , .блока управления,вход счетчикд импульсов является первым входом блока управления, а третьи входы формирователей импульсов являются вторыми входами блока управления,'
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813354066A SU1054895A1 (ru) | 1981-10-27 | 1981-10-27 | Устройство дл формировани последовательностей временных интервалов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813354066A SU1054895A1 (ru) | 1981-10-27 | 1981-10-27 | Устройство дл формировани последовательностей временных интервалов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1054895A1 true SU1054895A1 (ru) | 1983-11-15 |
Family
ID=20982556
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813354066A SU1054895A1 (ru) | 1981-10-27 | 1981-10-27 | Устройство дл формировани последовательностей временных интервалов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1054895A1 (ru) |
-
1981
- 1981-10-27 SU SU813354066A patent/SU1054895A1/ru active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР И кл.Н 03 К 3/84, 1975. 2: ABTOpcKcte свидетельство СССР tf ВД35, кл, G 05 В 19/18,- 1973. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3986423A (en) | Polyphonic music synthesizer | |
US4071701A (en) | Method of and apparatus for addressing a buffer memory in a transit exchange for synchronous data signals | |
GB742522A (en) | Improvements in or relating to electronic digital computing machines | |
US3949365A (en) | Information input device | |
SU1054895A1 (ru) | Устройство дл формировани последовательностей временных интервалов | |
SU1327173A1 (ru) | Устройство дл магнитной записи информации | |
SU1171995A1 (ru) | Нерекурсивный цифровой фильтр | |
SU1019600A1 (ru) | Устройство дл формировани импульсных последовательностей | |
SU1591025A1 (ru) | Устройство для управления выборкой блоков памяти | |
SU1010632A1 (ru) | Устройство дл задани тестов | |
SU978138A1 (ru) | Последовательный дешифратор слов | |
SU739594A1 (ru) | Устройство дл отображени информации | |
SU894697A1 (ru) | Устройство дл ввода информации | |
SU1007104A1 (ru) | Датчик случайных чисел | |
SU736140A1 (ru) | Генератор символов | |
SU1151942A1 (ru) | Устройство дл ввода информации | |
SU1304170A1 (ru) | Устройство дл регистрации информации | |
SU987623A1 (ru) | Микропрограммное устройство управлени | |
SU1589288A1 (ru) | Устройство дл выполнени логических операций | |
SU1682996A1 (ru) | Устройство дл ввода информации | |
SU1520513A1 (ru) | Устройство дл моделировани урны | |
SU1120310A1 (ru) | Устройство дл ввода информации | |
SU1594702A1 (ru) | Шифратор позиционного кода | |
SU1278858A1 (ru) | Устройство дл запоминани состо ний процессора | |
SU1280575A1 (ru) | Устройство дл задани циклов в системах цифрового программного управлени |