SU1280575A1 - Устройство дл задани циклов в системах цифрового программного управлени - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано в системах числового программного управлени  станками. Целью изобретени   вл етс  упрощение программировани , уменьшение объемй запоминающих устройств (блоков посто нной пам ти ) и расширение функциональных возможностей устройств программного управлени . Сущность изобретени  заключаетс  в том, что в отличие от существующих схем управлени , когда начало и конец цикла помечаютс  в программе специальными символами, в данном устройстве метками Начала и конца циклов служат номера кадров . При этом обеспечиваетс  возможность построени  циклов с любым сочетанием кадров, встречавшихс  ранее в программе. Устройство дл  задани  циклов запоминает адреса, соответствующие началу и концу цикла, и обеспечивает отработку информации, заключенной между этими адресами, 1 необходимое число раз. При этом исключаетс  необходимость повторного (Л включени  в программу ранее встречавшихс  кадров обработки, что существенно сокращает объем блоков посто нной пам ти. Данное устройство позвол ет конструировать программу, что упрощает процесс программировани  и редактировани  управоэ л ющих программ. 8 ил. 00 о ел Ч ста

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах числового программного управлени  станками.

Целью изобретени   вл етс  упрощение программировани , уменьшение объема запоминающего.устройства и расширение функциональных возможностей устройства программного управлени .

На фиг,1 представлена структурI нал схема устройства на фиг.2, 3 и 4 - примеры обрабатываемых контуров на фиг.5 - схема блока формировани  сигналов управлени J на фиг.6 - один из вариантов распределител  импульсов; на фиг.7 - временна  диаграмма по сн юща  работу распределител  импульсов; на фиг.8 - структурна  схема блока ввода программы.

Устройство дл  задани  циклов (фиг.1) содержит первый блок 1 посто нной пам ти, первый триггер 2, первый элемент ИЛИ 3, первый элемент И 4, второй счетчик 5 адреса, блок 6 формировани  управл ющих сигналов шестой триггер 1, третий распределитель 8 импульсов, п тый элемент ИJBi 9, первый счетчик 10 адреса,четвертый счетчик 11 импульсов,третий элемент ИЛИ 12, первый счетчик 13 импульсов, сдвиговый регистр 14, третий счетчик 15 импульсов, второй 16 и четвертый 17 блоки посто нной пам ти, шестой элемент ИЛИ 18, третий блок 19 посто нной пам ти,первый 20 и второй 21 распределители импульсов, седьмой элемент ШП 22, первый блок 23 сравнени , восьмой элемент ИЛИ 24, седьмой триггер 25 второй блок 26 сравнени , третий элемент И 27, дев тый триггер 28, второй элемент ИЛИ 29, дес тый 30 и одиннадцатый 31 элементы И, второй триггер 32, двенадцатый элемент И 33 дес тый элемент ШШ 34, п тый элемент И 35, второй счетчик 36 импульсов , дев тый элемент ИЛИ 37, четвертый элемент И 38, триггер 39, четвертый элемент ИЛИ 40, второй элемент И 41, п тый триггер 42, седьмой триггер 43, шестой 44, восьмой 45 и дев тый 46 элементы И, третий 47, дес тый 48 и четвертый 49 триггеры, выходы 50-59 блока 6 формировани  управл ющих сигналов, выходы 60-63 распределител  8, выход 64 триггера

25, четвертый выход 65 распределител  20 импульсов, выход 66 элемента ШЖ 29, третий выход 67 распределител  20 импульсов, выход 68 триггера 32, выход 69 элемента И 30,выход 70 элемента И 31, выход 71 триггера 28, выход 72 триггера 32, выход 73 первого счетчика 13 импульсов , выход 74 элемента И 33, второй выход 75 распределител  20 импульсов , выход 76 элемента И 35, первый выход 77 распределител  20 импульсов , выход 78 элемента И 38, вход 79 Пуск, третий выход 80 распределител  21 импульсов, выход 81 элемента И 41, второй выход 82 распределител  21 импульсов, выход 83 триггера 47, выход 84 триггера 42, выход 85 триггера 47, выходы 86,87

триггера 48, выход 88 счетчика 15 импульсов, выходы 89-92 элементов И 44-47 соответственно, четвертый выход 93 распределител  21 импульсов , выход 94 триггера 49, первый выход 95 распределител  21 импульсов .

Блок 6 формировани  управл ющих сигналов содержит дешифратор 96, элемент И 97., элемент НЕ 98, элемент ИЛИ 99, RS-триггеры 100-102, элемент ИЛИ 103, элементы И 10Л и 105, формирователь 106 импульсов, элементы И 107-Г10, 1К-триггер 111, элемент И 112, элемент ИЛИ ИЗ,, элемент И 114--117, выход 118 дешифратора 96, выход 119 элемен1а НЕ, выходы 120-122 дешифратора 96, выход 123 формировател  106 импульсов, выходы 124-125 дешифратора 96, вход

126 блока 6.

Распределитель 8 (20,21) импульсов содержит элемент И 127 сд: иговый регистр 128, элемент ИЛИ-Н 129 и элементы И 130-133. Блок 134 ввода программ содержит пульт 135 оператора, ротор 136, фотосчитывающее устройство 137, элементы И 138, 139 элемент ИЛИ 140, тумблерП1 установки

режима з;.1писи программы с пульта оператора, тумблер 112 установки режима записи программы с фотосчитывающего устройства.

Дл  понимани  принципа работы

устройства рассмотрим пример программировани  при обработке контура, изображенного на фиг.А.

Программирование участков обработки производитс  при последователь ном обходе контура, при этом если необходимо совершить движение, совершенное ранее, или любое сочетани совершенных ранее движений, формируетс  кадр повторени . Так, в примере, изображенном на фиг.4, после отработки восьмого кад ра необходимо четыре раза повторить движение, аналогичное движению в шестом, седьмом и восьмом кадрах, и один раздвижение, аналогичное движе нию во втором, третьем и четвертом кадрах. Кадр построени  формируетс  следующим образом: под адресом L отработка четыре раза информации с кадра шестого по дев тый,и один раз с кадра второго по п тый; под адресом D отработка всей информации кадра один раз N9D1L4N6N9L1N2NSLF.После де с того кадра все движени  аналогичны совершенным ранее. Кадр повторени  формируетс  следуюш;им образом: N11D2L1N1N6L5N6N9L1N2N5L1N10N11LF. Таким образом, программа обработки контура, изображенного на фиг.4,име ет вид N2X+ Y-LF N3X+LF N4X+Y+...LF N5X+LF N6Y-LF N7X+LF N8X-LF N9D1L4N6N9L1N2N5LF N10Y-(-LF N11D2L1N1N6L5N6N9L1N2N5L1N10N11LF Устройство работает следуюшим .об разом. I В блок 1 пам ти записана програм ма обработки П, в которой есть кадр со следующей структурой: N30D15L20N7N15L15N20N25L7N10N23. По началу отработки предьщущего кад ра сигнал Пуск устанавливает в ед ничное состо ние триггер 2, который через элемент ИЛИ 3 открывает элемент И 4, разреша  поступление часто ты F на счетный вход счетчика 5 адреса , при этом информаци  из соответ ствующего адреса блока 1 посто нной пам ти поступает на информационный вход блока 6 формировани  управл емых сигналов, на стробирующий вход которого поступает частота F с выхода элемента И 4. При поступлении на вход блока 6 формировани  управл ю75 ш;их сигналов информации, соответст D вующеи символу U , на первом его выходе формируетс  импульс, устанавливающий в единичное состо ние триггер 7, который устанавливает режим Запись, разреша  включение распределител  8 импульсов. Кроме того, импульс с первого выхода блока 6 поступает через элемент РШИ 9 на сбрасывающий вход счетчика 10 адреса, на входы параллельной записи счетчика 11 и - через элемент МЛИ 12 на входы счетчика 13, устанавлива  все их разр ды в единичное состо ние . -При поступлении на первый вход блока 6 информации, соответствующей символам D, L или N, на третьем выходе формируетс  импульс сброса , поступающий на соответствующий вход регистра 14, а при поступлении численной части этих символов на четвертом выходе блока 6 формируютс  импульсы записи, поступающие на соответствующий вход сдвигового реристра 14, на информационный вход которого поступает информаци  с цифровых дорожек программы обработки, записанной в блоке 1 пам ти. Одновременно при наличии на первом входе блока 6 численной части символа D на п том выходе блока 6 формируетс  сигнал, поступающий на вход записи с параллельных входов счетчика 15,при наличии численной части символа L на шестом выходе блока 6 формируетс  сигнал, поступающий на вход записи блока 16 посто нной пам ти при наличии численной части символа N на его седьмом выходе формируетс  сигнал, поступающий на вход записи блока 17 посто нной пам ти. При поступлении на вход блока 6 символа L или второго после символа L символа N на втором выходе блока 6 формируетс  импульс,поступающий через элемент ИЛИ 18 на суммирующий вход счетчика 10 адреса, устанавлива  адреса блоков 16, 17 и 19 посто нной пам ти. При поступлении на вход блока 6 символа L или N формируютс  импульсы соответственно на восьмом и дев том выходах и поступают соответственно на суммирующие входы счетчиков 11 и 13 импульсов. При поступлении на первый вход блока 6 символа LF на его выходе во всех режимах формируетс  импульс, сбрасывающий триггер 2 и включающий один из распределителей 8, 20 или 21 импульсов в зависимости от наличи  разрешающего потенциала на их входах . Распределитель 8 импульсов формирует на выходе последовательность импульсов, сдвинутых друг относитель но друга на период частоты f, поступающей на его тактирующий вход.Первый импульс распределител  8 через элемент ИЛИ 9 поступает на сбрасываюцщй вход счетчика 10. Второйимпульс поступает через элемент ИЛИ 22 на вход записи блока 19 посто нной пам ти, на информационный вход которого поступает информаци  с выхода счетчика 5 адреса, соединенного также с адресным входом блока 1 посто н ной пам ти и с одним из входов блока 23 сравнени . Третий импульс через элемент ИЛИ 24 поступает на сбра сывающий вход счетчика 5 адреса и через элеметгг ИЛИ 18 - на суммирующий

вход счетчика 10 адреса.

Четвертый импульс через элемент ШШ 22 поступает на вход записи блока 19 посто нной пам ти, на S-вход триггера 7, выключа  режим Запись, и на R-вход триггера 25, устанавлива  его в единичное состо ние и 30 ча  ре дам Поиск. Таким образом, по окончании ввода кадра с приведенной выше структурой в нулевом адресе блока 19 посто нной пам ти оказываетс  описанным адрес символа LF этого кадра, т.е. адреса продолжени  программы отработки всех циклов, в первом адресе блока 16 - количество повторений первого внутреннего цикла, в первом адресе блока 17 -но мер кадра - начало первого внутреннего цикла, во втором адресе олока 17 - номер кадра - окончание первого внутреннего цикла, в третьем адресе блока 16 - количество повторений второго внутреннего цикла, в третьем адресе блока 17 номер кадра - начало второго внутреннего цикла, в четвертом адресе блока 17 - номер кадра - окончание второго внутренне- 50 го цикла и т.д., в счетчике 11 импульсов - количество внутренних циклов во внешнем, в счетчике 13 импульсов количество кадров, подлежащих нахождению в программе в режиме Поиск, в счет-чике 15 импульсов количество внешних циклов. Потенциал с R-выхода триггера 25 поступает на разрешающий вход распределипульсов . Второй импульс через элемент И 30, открытый разрешающим гготенциалом триггера 28, и элемент ИЛИ 24 обнул ет счетчик 5 адреса и через элемент И 31 , открьпый потенциалом триггера 32, и элемент ИЛИ 18 поступает на. суммирующий вход счет55 тел  20 импульсов, через элемент ИЛИ 3 - на вход элемента И 4, разреша  поступление частоты F на счетный вход счетчика 5 адреса и на четвертый вход блока 6 посто нной пам ти, запреща  формирование сигналов с выхода 1. При поступлении на первый вход блока 6 символа LF импульс с дес того выхода блока 6 включает распределитель 20 импульсов, первый импульс которого через элемент 1-ШИ 22 поступает на вход записи блока 19 посто нной пам ти, записыва  в него соответствующий символу LF адрес блока 1 посто нной пам ти. При наличии сигнала равенства введенного и искомого номера кадра, формируемого блоком 26 сравнени  через элемент И 27, этот первый импульс устапавливает в единичное состо ние триггер 28 и через элемент ИЛИ 29 поступает на вычитающий вход счетчика 13,кмчика 10 адреса. И так несколько раз. После нахолодепи  nocj;e;.-,iicro искомого кадра импульс переполг1еии  вь читани  счетчика 13 импульсов устанавливает -в единичное состо ние ivjiirrep 32 и второй импульс через ;;лемент И 30, элемент И 33, открытый потенциалом триггера 32, и элемент ЮИ 34 поступает на вход параллельной записи счетчика 10 адреса,устанавлива  в нем первый адрес .Третий импульс через элемент И 35, открытый поте1п калом триггера 32, поступает на вхо.п; г/араллельной зап1-5си счетчика HM:iv:(bCOB 36 и через элемент ИЛИ 37 - на вход па45 раллельной записи счетчика 5 адреса . Четвертый импульс сбрасывает триггер 28, через элемент И 38 сбрасывает триггер 25, устанавливает в единичное состо ние триггер 39, выключа  Поиск и включа  режим Отработка, через элемент Р-ШИ 40 поступает на вычитающий вход счетчг-;ка 36, через элемент ИЛИ 18 - на суммирующий вход счетчика 10 и через элемент ИЛИ 12- на вход параллельной записи счетчика 13 импульсов , переписыва  в него из счетчика 11 импульсов число, равное количеству внутренних циклов, содержащихс 

7

в кадре. Таким образом, в режиме Поиск в блок 19 посто нной пам ти последовательно в адреса, начина  с первого, зап1-саны адреса символов LF хранимой в блоке 1 посто нной пам ти программы обработки, соответствующие началу и концу внутренних циклов. По окончании режима Поиск блок 1 посто нной пам ти установлен в начало отработки первого цикла, в счетчик импульсов 36 занесено число равное количеству повторений первого цикла, частота F на счетный вход счетчика адреса 5 не поступает. По окончании отработки предыдущего кадра в устройство поступает сигнал Пуск, сбрасывающий триггер 32 и устанавливающий в единичное состо ние триггер 2, при этом происходит отработка части программы с начала первого цикла. В режиме Отработка при поступлении на вход блока 6 символа LF включаетс  распределитель 21 импульсов. Первый импульс при нахождении программы в конце цикла через элемент И 41, открытый сигналом Равно блока 23 сравнени ,поступает через элемент ИЛИ 40 на вычитающий в.ход счетчика 36 импульсов и устанавливает триггер 42 в единичное состо ние. Второй импульс через элементы -И 43, 44 или элементы И 44, 45 в зависимости от состо ни  триггера 47, устанавливаемого в единицу импульсом переполнени  счетчика 36 импульсов , свидетельствующим об отработке запрограммированного числа повторений внутреннего цикла триггера 32, устанавливаемого в единичное состо ние импульсом переполнени  счетчика 13 импульсов, свидетельствующим об отра.ботке всех внутренних циклов триггера 49, устанавливаемого в единичное состо ние импульсом .переполнени  счетчика 15 импульсов,, свидетельствующим об отработке всех циклов, поступает на вычитающий вход счетчика 10 адреса или соответственно через элемент ИЛИ 18, элемент ИЛИ 34 или элемент ИЛИ 9 на суммирующий вход, вход параллельной записи или сбрасывающий вход счетчика 10 адреса, тем самым подготавлива  схему к переходу в начало отрабатываемогЬ следующего первого цикла или в начало отработки следующей после циклов части программы. Третий импульс через триггер 49 и элемент ИЛИ 37 поступает на вход параллель805738

ной записи счетчика 5 адреса, устанавлива  начало отработки следующего кадра. При этом импульсы переполнени  счетчика 13 поступают на вычи тающий вход счетчика 15, а импульс переполнени  счетчика 15 сбрасывает триггер 39, выключа  режим Отработка четвертый импульс сбрасывает триггеры 42, 47 и 48.

Ю Таким образом, по окончании режима Отработка оказываютс  отработанными все участки программы, запрограммированные в кадре с циклами, и программа установлена в соответст15 вующий адрес дл  отра.ботки дальнейшей информации управл ющей программы .

Блок 6 работает следующим образом. При поступлении на информацион20 ный вход депшфратора 96 информации, соответствующей символу D в коде ISO, она дешифрируетс  и через элемент И 97, открытый при отсутствии сигнала Поиск, поступающего с вертого входа блока 6 через элемент ПЕ 98 на первый выход блока 6. При поступлении на вход дешифратора 96 информации, соответствующей символам D, L или N, дешифрирова: 30 ные символы через элемент IfflM 99 поступают на третий выход блока 6 и устанавливают в единичное состо ние соответственно триггер 100, 101 или 102. Разрешающий потенциал с R-выхо35 да триггера 100, 101 или 102 через элемент ИЛИ 103 поступает на элемент И 104, на второй вход которого поступает импульс с выхода элемента И 105, сформированный блоком 106,

40 при наличии на входе дешифратора 96 цифры и дешифрированного признака цифры на его выходе.

Признаком цифры в коде ISO служат пробивки на п той и шестой до5 рожках.

Импульсы с выхода элемента И 104 поступают на четвертый выход блока 6. Импульс с выхода формировател  106 через элемент И 107 при наличии

0 на выходе дешифратора 96 признака буквы сбрасывает триггеры 100, 101 и 102.

Claims (1)

1. Признаком буквы в коде ISO  вл ет5 с  пробивка на седьмой дорожке. Сигналы с триггеров 100, 101 и 102 через элементы И 108, 109 и 110 при наличии режима Запись (т.е. разрешающего потенциала, поступающего на третий вход блока 6) поступают на п тый, шестой или седьмой выходы блока 6. Дешифрированный дешифратором 96 символ L поступает на S-вхо триггера 111, после чего первый дешифрированный символ N, поступа  на счетный вход триггера 111, задним фронтом устанавливает его в единичное состо ние, а второй сигнал через элемент И 112 поступает на элемент ИЛИ 113 и задним фронтом сбрасывает триггер 111, На второй вход элемента ИЛИ 113 поступает дешифрированный символ L. С выхода элемента ИЛИ 113 дешифрированный символ L или второй после символа L символ N поступает на элемент И 114, на второй вход которого поступает разрешающий потенциал с третьего входа блока бис выхода элемента И 114 на второй выход схемы. Дешифрированный символ N через элемент И 11 поступает на восьмой выход блока 6 при наличии разрешающего потенциала на втором входе элемента И 115. Ана логично дешифрированный символ L через элемент И 116 поступает на де в тый выход блока 6. Дешифрированны символ LF, стробированный импульсом , сформированный формирователем 106, через элемент И 117 поступает на дес тый выход блока 6. Временна  диаграмма, по сн юща  работу распределител  8 (20,21) импульсов приведена на фиг.7. Распределитель 8 (20,21) импульсов работает следующим обраэом.При отсутствии разрешающего потенциала на выходе элемента И 127 нулевой по тенциал на входе V сдвигового регистра 128 устанавливает режим последовательной записи АО с тактовой частотой, поступающей на вход С1 последовательной записи регистра 128, и переписываетс  во все разр д регистра. При поступлении разрешающего потенциала на вход элемента И 127 устанавливаетс  режим записи с параллельных входов регистра 128, и по заднему фронту импульса, посту пающего на вход С2 параллельной записи , единичный потенциал с входа А1 регистра 128 переписываетс  в ег первый разр д и через элемент ИЛИ-НЕ 129 поступает на второй вход элемента И 127, устанавлива  на его выходе и на входе V регистра 128 ну левой потенциал, т.е. режим последо вательного сдвига. Тактова  частота f,поступа  на вход С1 регистра 128 и на стробируюие входы элементов Н 130-133, осуществл ет последовательный сдвиг единицы в разр дах регистра и формирует последовательность импульсов на выходах элементов И 130-133. После сдвига последнего (четвертого) разр да регистра снова устанавливаетс  единичный потенциал на выходе элемента ИЛИ-НЕ 129 и через элемент И 127 при наличии на его входе разрешающего потенциала - режим параллельной записи в регистр 128. Схема готова к формированию следующей последовательности импульсов по приходу импульса на вход С2 регистра 128. Блок 134 ввода программ работает следующим образом. При необходимости ввести программу с пульта оператора включением тумблера П1 устанавливаетс  соответствующий режим и производитс  набор программы на пульте 135 оператора СЧПУ. При этом однобитова  информаци  каждой нажатой кнопки шифрируетс  блоком в восьмибитовую в соответствии с кодом ISO и через открытые ключи и элемент ИЛИ 140 поступает в блок пам ти дл  записи.)Аналогично происходит запись программы в пам ть с фотосчитывающего устройства при нажатии тумблера П2 и пуске фотосчитывающего устройства 137. Формула изобретени  Устройство дл  задани  циклов в системах цифрового программного управлени , содержащее последовательно соединенные блок ввода программы и первый блок пам ти, отличающеес  тем, что, с целью упрощени  программировани  и уменьшени  объема пам ти, в него введены блок формировани  управл ющих сигналов, первый, второй и третий распределители импульсов, первый счетчик адреса , четыре счетчика импульсов, второй и третий блоки посто нной пам ти , дев ть триггеров, восемь элементов ИЛИ и дев ть элементов И, а также последовательно соединенные первый триггер, первый элемент ИЛИ, первый элемент И, второй счетчик адреса, первый блок сравнени  и второй элемент И и последовательно соединенные сдвиговый регистр,чет1 пертьш блок посто нной пам ти,второ блок сравнени , третий элемент И и второй элемент liJffl, выход которого соединен с первым входом первого счетчика импульсов, второй вход которого через третий элемент ИЛИ подключен к выходу четвертого элемента И, первый вход которого соединен с первым выходом первого распределител  импульсов, второй вход - с первым выходом второго триггера и с пер вым входом п того элемента И, второй вход которого соединен с вторым выхо дом первого распределител  импульсов , а выход,- с первым входом второго счетчика импульсов, подключенного вторым входом к выходу второго блока посто нной пам ти, третьим входом через четвертый элемент ИЛИ к выходу второго элемента И, а выходом - к первому входу третьего триггера, второй вход которого соединен с первым выходом второго распределител  импульсов, первый выход с первым входом шестого элемента И, второй выход - с первым входом седьмого элемента И, второй вход которого соединен с выходом второго счетчи ка импульсов, третий вход - с вторым входом шестого элемента И, с первым входом восьмого элемента И, с первым входом дев того элемента И и с вторым выходом второго распределител  импульсов, третий выход которого сое динен с вторым входом второго эле- . мента И, четвертый выход - с первым входом четвертого триггера, второй вход которого подключен к выходу п того триггера и к второму входу второго элемента ИЛИ, третий вход шеетого элемента И соединен с вторым выходом п того триггера, первый вход которого подключен к первому выходу третьего счетчика импульсов, второй вход - к входу Пуск устройства дл  задани  циклов и к первому входу первого триггера, первый выход блока формировани  управл ющих сигналов соединен с первым входом четвертого счетчика импульсов, с первым входом шестого триггера, с первым входом п того элемента ИЛИ и с вторым входом третьего элемента ИЛИ, второй выход блока формировани  управл ющих сигналов соединен с первым входом шестого элемента ИЛИ, третий выход - с первым входом сдвигового регистра, четвертый выход - с вторым входом сдвигового регистра, п 5 тый выход блока формировани  управл ющих сигналов соединен с первым входом третьего счетчика импульсов, шестой выход - с вторым входом второго блока посто нной пам ти, седьмой выход - с вторым входом четвертого блока посто нной пам ти, восьмой выход - с вторым входом четвертого счетчика импульсов, дев тый выход - с третьим входом первого счетчика импульсов, а дес тый выход - с вторым входом первого триггера и с первыми входами первого, второго и третьего распределителей импульсов, первый выход третьего распределител  импульсов подключен к второму входу п того элемента ИЛИ, второй выход к первому входу седьмого элемента ИЛИ, третий выход - к первому входу восьмого элемента ИЛИ и к второму входу шестого элемента ИЛИ, четвертый выход третьего распределител  импульсов соединен с вторым входом седьмого элемента ИЛИ, с вторым входом шестого триггера и с первым входом седьмого триггера, второй вход которого подключен к первому входу восьмого триггера, к третьему входу шестого элемента ИЛИ, к второму входу четвертого элемента ИЛИ и к выходу третьего элемента РШИ, третий выход первого распределител  импульсов соединен с третьим входом седьмого элемента ИЛИ, с вторым входом третьего элемента И, четвертый выход - с первым входом дес того элемента И, второй вход которого подключен к выходу дев того триггера, первый вход которого соединен с выходом третьего элемента И, второй вход - с первым выходом первого распределител  импульсов , выход первого элемента И соединен с первым входом блока формировани  управл ющих сигналов, второй вход которого соединен с первым выходом бл:ока посто нной пам ти и с третьим входом сдвигового регистра, вход записи блока формирован 1  управл ющих сигналов соединен с выходом шестого триггера и с вторым входом третьего распределител  импульсов , третий вход блока формировани  управл ющих сигналов подключен к выходу седьмого триггера и к второму входу первого распределител  импульсов, третий вход которого соединен с третьим входом третьего распределител  импульсов, с первым входом устройства дл  задани  циклов и

   с вторым входом второго распределител  имлульсов, третий вход которого подключен к выходу восьмого триггера , второй вход которого соединен с первым входом дес того триггера, с вторым выходом третьего счетчика импульсов, второй ВХОД которого соединен с вторым входом второго блока сравнени  и с вторым входом второго блока посто нной пам ти, третий вход которого подключен к выходу второго счетчика адреса, к второму входу четвертого блока посто нной пам ти и к первому входу третьего блока посто нной пам ти, подсоединенного вторым входом к выходу первого блока посто нной пам ти, входом записи - к выходу седьмого элемента ИЛИ, а выходом - к второму входу первого блока сравнени  и к второму входу первого счетчика адреса, третий вход которого соединен с выходом восьмого элемента ИЛИ, четвертый вход - с выходом дев того элемента ИЛИ, первый вход которого соединен с выходом п того элемента И, второй вход - с выходом четвертого триггера, выход седьмого триггера соединен с вторым входом первого элемента ИЛИ, четвертого счетчика импульсов соединен с четвертым входом первого счетчика импульсов, выход которого соединен с входом второго триггера, второй вход восьмого элемента И соединен с выходом второго триггера,третий вход - с первым выходом дес того триггера, а выход - с первым входом дес того элемента ШТИ, второй

   вход которого подключен к выходу одиннадцатого элемента И, а выход к первому входу второго счетчика адреса , второй вход которого соединен с выходом п того элемента ШШ,третий вход - с выходом шестого элемента ИЖ, п тый вход - с выходом седьмого элемента И, четвертый вход которого подключен к выходу одиннадцатого элемента И, п тый вход к выходу шестого элемента И, второй вход дев того элемента И подключен к второму выходу дес того триггера, второй вход которого соединен с первым входом п того триггера и с первым

   выходом второго распределител  импульсов , второй вход п того триггера подключен к выходу второго элемента И, выход дес того элемента И соединен с вторым входом восьмого элемента ИЛИ и с первыми входами одиннадцатого и двенадцатого элементов И, второй вход одиннадцатого элемента И подключен к выходу второго триггера , выход дев того элемента И соединен с третьим входом п того элемента ИЛИ, второй вход двенадцатого элемента И соединен с выходом jToporo триггера . N21 N22 nz3

   .2

   Фив. 5

   .j.,,.Jl,™.Jl...Л.,.™Гг.

   -- ™--.. -

   l-..-J,,,„„....,

   f..T

   --- ------ - b..v-.

   ..,,r .,.„.-...,„..,„,...™..J

   .-.,,,-, .„,„„.„™ ...,„.™.,„.™™,.

   ...,,„.„„..., ,„.,„„.

   . ,„.,....„

   Г Ii-i In

   Ш

   K.:r b fJys;

   . ,„.„.„JL-,-. „„™™-Jl™,Ш

   ..„,,.,j.| f3

   r -- -Я Ш