SU1238085A2 - Устройство дл контрол цифровых узлов - Google Patents

Abstract

Изобретение относитс  к контрольно-измерительной технике и может быть использовано дл  проверки функционировани  и диагностики цифровых узлов. Изобретение  вл етс  усовершенствованием устройства по основному авт. св. № 1166120. Изобретение позвол ет расширить функциональные возможности за счет обеспечени  автоматического контрол  блоков оперативной пам ти. В устройство содержащее блок ввода-вывода, первый блок пам ти , блок-управлени , блок индикации, счетчик, группу формирователей импульсов , шифратор, второй блок пам  ти, коммутатор, блок сравнени , введены третий блок пам ти и формирователь адреса слова, 6 ил. , с & (Л С

Description

Изобретение относитс  к контрольно-измерительной технике, может быть использовано дл  проверки функционировани  и диагностики цифровых узлов и  вл етс  дополнительным к основному авт. св. №1166120.

Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет обеспечени  автоматического контрол  блоков оперативной пам ти. .

На фиг. 1 изображена структурна  схема ycтpoйcтвaV йа фиг, 2 - схема блока управлени ) на фиг. 3 - схема коммутатора; на фиг. 4 - схема третьего блока .пам тиJ на фиг. 5 - схема фор 1Ировател  адреса слова ,на фиг.6 .бременна  диаграмма работы формировател  адреса слова.

Устройство дл  контрол  цифровых узлов.содержит блок 1 ввода-вывода, первьй блок 2 пам ти, блок 3 управлени , блок 4 индикации, счетчик 5, группу 6 формирователей импульсов, шифр:атор 7, второй блок 8 пам ти, коммутатор 9, блок 10 сравнени , объект 11 контрол , третий блок 12 пам ти, формирователь 13 адреса слова .

Блок управлени  содержит регистр 14, шифратор 15, счетчик 16 адреса, узел 17 пам ти программ, элемент И 18 генератор 19 тактовых импульсов.

Коммутатор содержит регистр 20 типа выходного контакта, информацион- ньй регистр 21, регистр 22 эталонного уровн , формирователь 23 импульсо компаратор 24, дешифратор 25.

Блок пам ти содержит п элементов ИЛИ 26.1-26.п, п блоков 27.1-27.П оперативной пам ти, первую группу из .п элементов НЕ 28.1-28.п, вторую гру пу из п элементов НЕ 29.1-29.П.

Формирователь адреса еловд содержит триггер 30, первый 31, второй 32 и третий 33 элементы И, счетчик 34 циклов, мультиплексор 35, первый 36 и второй 37 элементы НЕ, коммутатор 38. .

Устройство работает следующим образом.

При помощи блока 1 ввода-вывода в первьй блок 2 пам ти вводитс  программа проверки. Каждое слово содержит информацию, признак вида информации и признаки корректировки адреса программы блока 3 управлени . По окончании записи программы проверки

380852

в первьй блок 2 пам ти блок 3 управлени  начинает считьгоать содержимое блока 2 пам ти и рассылать их по блокам устройства в зависимости от

5 признаков типа информации, содержа- .щихс  в считанном слове. Таким образом заполн етс  второй 8 и третий 12 блоки пам ти. Во второй блок 8 пам ти записываетс  переменна  информа0 ци , предназначенна  дл  передачи на объект контрол  (разр дность блока 8 пам ти в общем случае равна количеству входов объекта 11 контрол ).

В третий блок 12 пам ти записыва5 етс  информаци , используема  при формировании сигналов при проверке объекта 11 контрол , имеющего запоминающее устройство (ЗУ), причем разр дность третьего блока 12 пам ти в

20 общем случае равна количеству выводов объекта 11 контрол , а чи.сло слов равно 10 (см. таб. 1).

5

0

5

0

5

0

5

Исходна  информаци , передаваема  в объект контрол , записываетс  на регистр 21 коммутатора 9. На регистр 20 типа выходного контакта из блока 2 пам ти записьтаютс  признаки функционального назначени  контактов - вход или выход. Состо ние разр дов информационного регистра 21 задает режим работы формировател  23 импульсов .. На регистры 22 эталонного уровн  записьшаетс  код уровн , относительно которого определ етс  уровень логических сигналов на выводах объекта 11 контрол  (высокий или низкий). На блок 10 Сравнени  записываютс  ожидаемые логические значени  выходных сигналов объекта 11 контрол . Переменные входные последовательности дл  случа , когда не провер етс  запоминающее устройство объекта 11 контрол  (выхода блока 12 пам ти приведены в третье состо ние), формируютс , как в известйом устройстве, использу  то свойство кода Гре , что в каждом очередном такте изменение логического состо ни  происходит только в одном разр де. Перед проверкой объекта 11 контрол  с использованием последовательности по коду Гре  словами, поступающими из блока 2 пам ти в блок 8 пам ти, записьшают- с  адреса контактов, высокие уровни в те разр ды, в которые должны поступать соответствующие разр ды кода Гре . При поступлении слова о генерации последовательности второй блок.

8 пам ти переводитс  в режим формировани  последовательности, а блок управлени  з.апускает двоичный счетчик 5, Выходные сигналы счетчика 5 поступают на группу 6 формировател  импульсов. Сигнал на выходе группы формирователей импульсов указывает тот разр д, в котором происходит изменение логического состо ни . Как показал проведенный анализ возрас- тающей двоичной последовательности, информацию о признаке кода Гре  несет разр д, логическое состо ние которого измен етс  из логического О в логическую 1. Группа 6 фор- мировате.лей импульсов формирует признак кода Гре  в виде унитарного кода. Импульс формируетс  при переходе соответствующего разр да счетчика из. нулевого в единичное состо  ние. Единица в унитарном коде соответствует ТОМУ разр ду кода Гре , в котором в данньй такт происходит изменение состо ни  логического урон . Далее унитарный код поступает на шифратор 7, преобразующий унитарный код признака кода Гре  в двоичный код. Двоичный код признака кода Гре  из шифратора 7 поступает во втрой блок 8 пам ти в качестве адрес При этом второй блок 8 пам ти вьщае в коммутаторе 9 в виде позиционного кода номера контактов адреса каналов , в которых необходимо изменить логический уровень стимулирующего сигнала на противоположный, т.е. сформировать стимулирующий сигнал по коду Гре , разр д которого соответствует вьщеленному унитарному признаку кода Гре . На один входной контакт объекта 11 контрол  можно направить несколько разр дов двоичного признака кода Гре , т.е. можно стимулировать входной контакт объекта 11 контрол  по суммарной поеледо- вательности нескольких разр дов кода Гре . . I

Дл  оценки правильности функционировани  контролируемого цифрового узла при его проверке коммутатор 9 формирует дл  блока 10 сравнени  ин- формагщю о логическом уровне отклика каждого выхода объекта 11 контрол , в котором формируетс  обща  многоканальна  сигнатура откликов дл  всех выводов и после прохождени  всей программы сравниваетс  с образ- цоврй сигнатурой. В случае несовпа

5 Ю f5 20 25 зо 0 5

0 . 5

5

дени  многоканальных сигнатур определ ютс  сигнатуры по каждому выводу объекта 11 контрол  и сравниваютс  с образцовыми. Таким образом, как и в режиме проверки, по таблице истинности определ ютс  каналы с неправильными откликами

Блок 4 индикации информации индицирует информацию о каналах с неправильными откликами и при необходимости выдачи на внешние регистрирующие приборы эта информаци  выдаетс  в блок 1 ввода-вывода.

При поступлении из первого блока 2 пам ти слова о проверке объекта 11 контрол  с запоминающим устройством блоки 8 и 12 пам ти перевод тс  в режим формировани  последовательностей , необходимых при проверке запоминающего устройства. Формируетс  последовательность с числом тактов 8N , где N - число элементов матрицы ЗУ. Этот тест проверки ЗУ имеет удовлетворительную длительность и достаточную эффективность. Вначал;е вс  матрица провер емой пам ти заполн етс  единицами, потом она разбиваетс  на две части. В первую часть за- письгоаютс  нули и считьгеаютс  единицы со второй части. Затем в первой части записываютс  единицы с повторным чтением во второй части. После этого кажда  часть разбиваетс  еще на две части, в первую половину которой оп ть записываютс  нули,, а со второй -ПОЛОВИНЫ считываютс  единицы. Затем в первую половину записьшаютс  единицы с повторным чтением со второй половины. Соответственно процедура повтор етс  ДЛЯ:второй части. После этого кажда  половина матрицы провер емой пам ти разбиваетс  еще на две более мелкие части и процедура проверки и разбиени  повтор етс  до тех пор, пока матрица не будет разбита на N частей, т.е. кажда  часть будет состо ть из одного элемента . После этого описанна  последовательность повтор етс  дл  данных обратной пол рности, т.е. вначале вс  матрица провер емой пам ти заполн етс  нул ми. После этого вс  матрица пам ти оп ть заполн етс  единицами , потом нул ми, и описанные процедуры повтор ютс  при обратном сдвиге адресов матрицы пам ти. Эти процедуры реализуютс  с помощью второо 8 и третьего 12 блоков пам ти и ормировател  13 адреса слова.

.Перед проверкой во второй блок 8 ам ти записываютс  адреса контактов j (в унитарном коде),  вл нлдиес  адресами провер емой ЗУ, В третий блок 12 пам ти записьшаетс  информаци  в каждьй разр д третьего блока 12 пам ти согласно табл. 2, где пер:вые ю. восемь слов используютс  дл  формиовани  последовательности сигналов записи, считывани , адресных данных, одаваемых на провер емую ЗУ объекта

11 контрол , а последние два слова ,15 используютс  дл  смены состо ни  каналов гаины данных провер емой ЗУ с двухнаправленной шиной данных. Разр д 1 адреса слова третьего блока 12 пам ти имеет смысл сигнала з.аписи 20 или считывани , логическа  1 в разр де 2 задает пр мой адрес (см, табл. 2), а логический О - инверс- ьгй адрес, а значение разр да 4 соответствует уровню данных, записывае-. 25 мых (дл  первьгх восьми слов табл.2) . Таким образом, комбинации разр дов 1, 2 и 4 указьгоают, кака  процедура вьтолн етс  при записи информации из третьего блока 12 пам ти в регист-30 ры коммутатора 9: запись, считывание, уровень данных, тип адреса (пр мой, инверсньй). Эта последовательность адресов слова третьего блока 12 пам ти формируетс  в формирователе 13 35 адреса слова,,

Формирование последовательностей дл  проверки ЗУ объекта 11 контрол  состоит из повтор емых двУх операций: записи слова из третьего блока 0 12 пам ти на информационный регистр 21 коммутатора 9 и подготовки следующего адреса дл  провер емого ЗУ, что определ ют выходные сигналы блока 3 управлени  На третий блок 5 12 пам ти схемы ИЛИ подаетс  сигнал, разрешающий выборку всех разр дов ОЗУ, и сигнал, разрешающий работу (вывод из третьего состо ни ) элемента НЕ 28, выходные сигналы которых 50 подаютс  на информационньй регистр 21 коммутатора 9, а сигнал записи блока 3 управлени  записывает эту информацию. Подготовка следующего адреса дл  провер емого ЗУ (согласно 55 табл. 2) вьтолн етс  с помощью опера- 1.1ии инвертировани  значени  одного разр да ОЗУ третьего блока 12 пам ти

с помощью элементов НЕ 28 и 29, переведенных в активное состо ние (выведенных из третьего высокоомно- го сос.то ни ), выходные сигналы которых (инверсные относительно входных ) поступают на входы соответствующих ОЗУ и записываютс  по адресу, поступающему из формировател  13 ад реса слова. Если входные - выходные сигналы провер емого ЗУ подаютс  по двухнаправленной шине (что указываетс  в тестовом слове, поступающем из первого блока 2 пам ти), то еще добавл етс  треть  операци  записи в регистр 20 Типа выходного контакта коммутатора 9 по содержимому слов 1000, 1001 блока 12 пам ти (см. табл. 1) .

Формирование указанных операций начинаетс  после поступлени  соответствующего .тесто.вого слова из первого блока 2 пам ти в блок 3 управлени . Блок 3 управлени  запускает двоичный счетчик 5 Выходные сигналы счетчика 5 поступают на группу 6 формирователей импульсов, где формируетс  признак кода Гре .(как описано выше) в виде унитарного кода. Единица .в унитарном коде соответствует току разр ду Гре , в котором в данный цикл происходит изменение состо ние логического уровн . Далее уни- тарньй код поступает на шифратор 7, преобразующий унитарньй код признака кода Гре  в двоичньй код. Двоич- ньй код признака кода Гре  из шифратора 7 поступает в блок 8 пам ти в качестве адреса. Таким образом выполн етс  присвоение значени  адресного контакта провер емого ЗУ объекта 11 контрол  соответствующему каналу (контакту устройства контрол  цифровых узлов). Второй блок 8 пам ти выдает в сортветствуюпщй разр д третьего блока 12 пам ти единш(ный уровень , разрешающий работу соответствующего ОЗУ и записываетс  сигналом блока 3 управлени  уже инвертированные данные, прошедшие через элементы ИЕ 28 и 29 из выхода ОЗУ, по адресам 0000, 0001, 0100, 0101, если вьиаетс  пр мой адрес (см. табл. 1 и 2) или по адресам 0010, 0011, 0110, 00111, если вьодаетс  инверсньй адрес Адреса слов ОЗУ поступают из блока 3 управлени  через коммутатор 38 формировател  13 адреса слова. Таким

образом, подготавлиЕзетс  новый следующий адрес провер емого ЗУ дл  последующего применени  того адреса с сигналом записи шти считывани  с данными в пр мом коде или инверсным, что позвол ет присвоить значение ка- йала записи, считывани  и данных про вер еиого ЗУ соответствующему каналу устройства Контрол , т.е. осущест вить автоматическую независимую коммутацию сигналов записи, считывани  данных дл  всех каналов устройства. В начале следующего цикла операций записи информации из третьего блока 12; пам ти в коммутатор 9 и инвертировани  данных в третий -блок 12 пам ти выбора адреса слова третьего блока 12 пам ти с целью записи данных в

коммутатор 9 выполн етс  с помощью мультиплексора-35 в формирователе 13 на информационные входы которого соответственно поступают выходы счетчика 5. На управл ющие входы мульти .плексора 35 поступают выходы двоич- ного счетчика 34 циклов, снижающего число прохождений всех адресов провер емого . ЗУ, т.е. число сигналов переноса, счетчика 5. Разр дность счетчика циклов 34 равна ближайшему целому числу в сторону увеличени , где N - разр дность счетчика 5, что обеспечивает подачу всех информационных сигналов на выход мультиплексора 35, т.е. все вькоды разр - дов счетчика 5 на выход мультиплексора 35. Мпадший разр д (фиг. 6а, дл  случа , когда счетчик 5 считывает до 3) счетчика 5 поступает также на

.вход элемента НЕ 37, инвертирующего значение младшего разр да или пропускающего по сигналу старшего разр да (фиг, 6а) счетчика 34 циклов. Выход сигнала (фиг. 6 ц) элемента НЕ 37 через коммутатор 38 поступает на разр д 2 адреса слова третьего блока 12 пам ти при записи, как опи- вьше, данных третьего блока 12 пам ти в регистр 21 коммутатора 9. Сигнал (фиг. 6м) с выхода мультиплексора 35 через элемент И 33 (фиг, 6 к ) и KOMi-iyTaTop 38 поступает на разр д 1, а через элемент И 32 н элемент НЕ 36 (фиг. 6л ) на разр д 4 адреса .слова блока 12 пам ти. На уп- равл нщий вход элемента НЕ 36 посту- пает п - 1 разр д (фиг. 6) счетчик 34 циклов. Сигнал запрета (фиг. 6а ) из триггера 30, поступающий на эле

j 10 15

20

25 о

0

5

менты И 32 и 33, задает значение разр дов 1 и 4, равных единицам, т.е. (см. табл. 1) разрешаетс  запись фона, единиц в провер емое ЗУ. На третий вход элемента И 32 поступает младший разр д (фиг. бе) счетчика циклов 34, формирующий высокий или низкий уро- вень данных провер емого ЗУ. Счетчик циклов 34 в исходном .состо нии сбра- сьгоаетс . в нулевое состо ние, а триггер 30 - в единичное, запрещающее с помощью элемента И 31 проход«первого импульса от счетчика 5 на счетчик циклов 34 при записи фона в матрицу провер емого ЗУ.

Дл  оценки правильности функционировани  контролируемого цифрового узла с запоминающим устройством коммутатор 9 формирует дп  блока 10 сравнени  информацию о логическом уровне отклика каждого вывода объекта 1 1 контрол , в котором формируетс  обща  многоканальна  сигна;тура дл  всех выводов, и после прохождени  проверки оперативного запоминающего устройства сравниваетс  с образцовой сигнатурой. В случае несовпадени  многоканальных сигнатур определ ютс  сигнатуры по каждому выводу объекта 11 контрол  и сравниваютс  ; с образцовым. Таким образом, как и в, режиме проверки по таблице истинности , определ ютс  каналы с неправипь- ными откликами. Блок 4 индикации индицирует информацию о каналах с неправильными откликами, а при необходимости вьщает на внешние регистрирующие приборы. Эта информаци  вьща- етс  в блок 1 ввода-выво;а;а,

Claims (1)

1. Формула из обре те ни 

   Устройство дл  контрол  цифровых узлов по авт. св. N 1166120, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства за.счет обеспечени  автоматического контрол  блоков оперативной пам ти, в него введены третий блок пам ти и формирователь адреса слова, причем первый и второй информационные входы третьего блока пам ти соединены с выходами соответственно первого и второго блоков пам ти , выход третьего блока пам ти подключен к первому информационному входу коммута.тора, группа выходов

   режима проверки блока управлени  соединена с управл ющими входами коммутатора группой информационньк входов формировател  адреса слова и с входом задани  режима третьего блока пам тиJ адресный вход которого подключен к выходу формировател  адреса слова, информационный вход и вход сброса которого соединены соответственно с информационным выходом и выходов переноса счетчика, формирователь адреса слова содержит триггер, счетчик циклоп, мультиплексор, коммутатор , три элемента И и .два элемента И-НЕ, причем вход установки в О триггера  вл етс  входом сброса формировател  адреса слова и подключен к ггерв.ому входу первого элемента И, второй вход которого соединен с выходом триггера, информационньй вход счетчика циклов соединен с выходом первого элемента И, вход начальной установки счетчика циклов объединен с. единичным входом триггера, группа разр дных выходов счетчика циклов подключена к группе управл ющих входов мультиплексора, информационный вход которого  вл етс  информационным входом формировател  адреса слова и соединен с первьп входом, первого элемента И-НЕ, второй вход которого соединен с выходом младшего разр да счетчика циклов и с первым входом йторого элемента И, второй вход которого объединен с первым входом третьего элемента И и п.одклю- чен к выходу триггера, третий вход

   второго элемента И и второй вход третьего элемента И объединены и подключены к .выходу мультиплексора, выход (И - 1)-го разр да счетчика циклов (и - число разр дов счетчика)

   соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с выходом второго элемента И, выходы первого и второго элементов И-НЕ и третьего элемента И подклю-

   чены к соответствующим информационным входам первой группы входов коммутатора , втора  группа информационных входов которого  вл етс  группой входов задани  режима с формировател  адреса слова, выход коммутатора  вл етс  выходом формировател  адреса слова, управл ющий вход коммутатора  вл етс  первым входом группы входов задани  режима формировател  ад30 реса слова.

   Таблица 1

   о 1

   1 о

   о и

   о 1

   о о

   Таблица 2

   «

   Фиг. 2

   Управл ющие Перва  группа вхо ыинср. Вуодоб

   4l3lLj

   Втора  группа uHqj.

   23

   24

   .Ъ

   На объект контрол 

   ф Инсрорм. выхода

   Инср. дходы

   Входь адреса слова

   2В-1

   в)(овы выSopa odfiow разр да

   16-п

   Запчсь-счит

   BxaS перевода оп ретье сост.

   {Bixoff nepeooffoWmpsmbe состо ние

   От Выхода переноса счетчина 5

   /2

   27-1

   Вь/Х. -

   Zl-fi

   28-п

   Z9-n

   Ф(zЛ

   1

   30

   Ф{4г.5

   От быходаб счетчика 5

   От длока J

   СЗ Irs O tNj со Си 5

   Редактор М.Недолу еико

   Составитель И.Сафронова

   Техред Л.Сердгокова Корректор В.Бут га

   Заказ 3293/50

   . Тираж 671Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, ocквa, , Рауи;ска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   f ,3 crj S;