SU1348835A1 - Устройство дл контрол больших интегральных схем - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в автоматизированных системах контрол  больших интегральных схем (БИС). Целью изобретени   вл етс  повышение достоверности контрол  за счет создани  новых вариантов комбинаций тестов. Устройство дл  -контрол  БИС содержит два триггера 1 и 2, элемент И 3, два счетчика 4 и 5, два блока пам ти 6 и 7, регистр 8, контролируемую БИС 9, шесть формирователей импульсов 10-15, источник 16 опорных напр жений, вход пуска 17, генератор 18 тактовых импульсов , индикаторы годности 19 и брака 20 и многоканальный компаратор 21, состо щий из п каналов, где п - число выходов контролируемой БИС, причем i-й канал (,n) содержит два компаратора 22 и 23, элемент И 24, элементы ИЛИ-НЕ 25 и 26 и элемент НЕ 27. 1 з.п. ф-лы, 2 ил. S оо N( 00 00 со ел Фиг.

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано в автоматизированных системах контрол  больших интегральных схем (БИС).

Целью изобретени   вл етс  повышение достоверности контрол  за счет создани  новых вариантов комбинаций тестов.

На фиг.1 изображена структурна  схема устройства дл  контрол  БИС; на фиг.2 - временна  диаграмма работы устройства.

Устройство состоит из первого 1 и второго 2 триггеров, элемента И 3, первого 4 и второго 5 счетчиков, пер вого 6 и второго 7 блоков пам ти, регистра 8, контролируемой БИС 9, шести формирователей импульсов: первого 10, второго 11, третьего 12, четвертого 13, п того 1Д и шестого 15, источн 1ка 16 опорных напр жений, входа Пуск 17, генератора 18 тактовых импульсов, индикаторов годности 19 и брака 20, многоканального компаратора 21, каждый i-й канал которого состоит из двух компараторов: первого 22 и второго 23, И 24, первого элемента ИЛИ-НЕ 25, второго элемента ИЛИ-НЕ 26 и элемента НЕ 27 (1 1,п, где п - число выводов контролируемой БИС). Формирователи 10-15 импульсов могут быть ис полнены, например, на одновибраторах

Устройство работает следующим .образом .

По сигналу с шины Пуск 17 устройство устанавливаетс  в исходное состо ние, т.е. триггеры 1 и 2 наход тс  в состо ни х, при которых разрешаетс  прохождение тактовых импульсов с генератора 18 тактовых импульсов на счетчик 5, который находитс  в обнуленном состо нии, как и счетчик 4, после сигнала Пуск.

Импульсы, поступающие на вход счетчика 5 через элемент И 3, наращивают содержимое счетчика 5, которое поступает на вход адреса блока 7 пам ти. По сигналу с генератора 18 импульсов через элемент И 3 и формирователь 13 импульсов происходит выборка информации из блока 7 пам ти по адресу со счетчика. Информаци  записываетс  в регистр 8 по сигналам с генератора 18 тактовых импульсов через формирователь 14 импульсов. Информаци  с регистра 8 поступает че488352

рез выходы устройства, на входы интегральной схемы 9. Выходные реакции с интегральной схемы 9 поступают на входы многоканального компаратора 21, в котором сравниваютс  выходные реакции с ожидаемыми комбинаци ми, поступающими с выходов регистра 8. В случае несовпадени  (логического и

10 по уровн м, задаваемых с источника 16 опорных напр жений на входы многоканального компаратора 21) многоканальный компаратор 21 выдает сигнал, который фиксируетс  на триггере 2.

15 Канал i-й многоканального компаратора 21 работает следующим образом.

Если на его входе напр жение V меньше меньшего порога (Vo), то при поступлении ожидаемой информации на

2Q входах элемента ИЛИ-НЕ 25 будут все О, что соответствует 1 на выходе элемента ИЛИ-НЕ 25 и О на выходе элемента ЦГТИ-НЕ 26, т.е. отсутствие брака. В случае поступлени  ожидаемой

25 информации - логической единицы - на входах элементов И 24, ИЛИ-НЕ 25 не будет всех нулей или единиц, т.е. на их выходах будут О. Строб через элемент НЕ 27 и элемент ИЛИ-НЕ 26

20 вызовет по вление 1, т.е. брака. Если же на входе многоканального компаратора 21 напр жение ,, то на выходах компараторов 22 и 23 - различные сигналы, и, следовательно, на выходах элементов ИЛИ-НЕ 25 и элемента И 24 будут нули, а по стробу через элемент НЕ 27 на выходе элемента ИЛИ-НЕ 26 по витс  единица, т.е. брак.

0 Если , то на выходах обоих компараторов 22 и 23 будут единицы при поступлении ожидаемой информации 1, на выходе элемента И 24 будет единица, котора  блокирует сигнал

35

брак на элементе ПИ-НЕ 26. В случае поступлени  информации О на выходах элементов И 24 и 11ПИ-НЕ 25 будут нули , т.е. на выходе элемента ИЛИ-НЕ 26 будет в момент строба единица (брак). Выходы всех каналов многоканального компаратора через монтажное РШИ соединены с R-входом второго триггера 2. В случае годности интегральной схемы 9 контроль заканчиваетс  по сигналу (по вление единицы) на разр де регистра 8, выход которого соединен с входом триггера 1. По вление этого сигнала соответствует окончанию контрол  с признаком год

3

ности. Выходы с триггеров 1 и 2 поступают на индикаторы 19 и 20, сигнализиру  о состо нии устройства.

В случае, когда тесты не имеют повтор ющихс  комбинаций, как повтор ю , щихс  массивов тестов, или других закономерностей в тестах, то счетчик А не измен ет своего состо ни  в процессе всего времени контрол . В случае использовани  в тестах одного из этих вариантов тестов начинает наращиватьс  счетчик 4 в моменты , когда по витс  признак обращени  к блоку 6 пам ти, считываемъпИ из блока 7 пам ти через регистр 8. По вление этого сигнала на выходе регистра 8 вызывает наращивание счетчика А через формирователь 10 импульсов , производитс  запрос блока

6пам ти через формирователь 11 импульсов , перепись выбранной информации из блока 6 пам ти в счетчик 5

по сигналу с формировател  12. Формирователи 10-12 предназначены дл  организации последовательности этих действий.

Таким образом, осуществл етс  переход на любой адрес тестов, хранимых в блоке 7 пам ти. Отличительной особенностью предлагаемого устройства  вл етс  возможность различать переходы на любой адрес блоков 7 пам ти в зависимости от номера такта работы устройства.

Вход в один и тот же цикл тестов возможен из любого адреса блоков 7 пам ти, а также выход из каждого цикла возможен в любой адрес блоков

7пам ти по содержимому счетчика 5. Следовательно, адрес в счетчике 5 адреса может измен тьс : последовательно наращиватьс  на единицу; скачкообразно мен тьс  при переписи информации из блока 6 пам ти, с которого считываетс  адрес перехода н следующий массив тестов.

Содержимое счетчика 4 измен етс  только последовательно, т.е. каждом по в тению признака обращени  к блок 6 пам ти соответствует определенное значение выходного слова блока 6 пам ти . Адрес, записываемьи в счетчик 5 из блока 6 пам ти, определ етс  только номером обращени  к блоку 6 пам ти. При этом в случае, если происходит обращение к блоку 6 пам ти при одном и том же значении адреса в счетчике 5, то переход может осу488354

ществл тьс  на любой адрес (меньший , больший текущего).

Таким образом, устройство позвол ет сократить количество тестов, хранимых в блоке пам ти, позвол ет использовать блоки пам ти с меньшим объемом хранимой информации, а следовательно , имеетс  возможность обеспечить контроль ИС на более высокой частоте и повысить достоверность контрол .

Ь

10

5

0

5

0

5

0

5

0

5

Claims (2)

1. Устройство дл  контрол  больших интегральных схем, содержащее первый блок пам ти, первый и второй счетчики , регистр, первьй триггер, многоканальный компаратор, элемент И и генератор тактовых импульсов, причем ин- формационньш выход первого счетчика соединен с адресным входом первого блока пам ти, выход которого соединен с информационным входом второго счетчика, выход генератора тактовых импульсов соединен с первым входом элемента И, выход которого соединен со счетным входом второго счетчика, перва  группа информационных входов многоканального компаратора  вл етс  группой входов устройства дл  подключени  к выходам контролируемой большой интегральной схемы, выходы разр дов ожидаемой кодовой комбинации регистра соединены с второй группой информационных входов многоканального компаратора, отличающеес  тем, что, с целью повышени  достоверности контрол  за счет возможности создани  новых вариантов комбинаций тестов, оно содержит второй блок пам ти, второй триггер, шесть формирователей импульсов и источник опорных напр жений , причем вход пуска устройства подключен к S-входам первого и второго триггеров и к входам сброса первого и второго счетчиков, выход второго счетчика соединен с адресным входом второго блока пам ти, выход которого соединен с информационным входом регистра, выходы разр дов тестовых воздействий которого  вл ютс  группой выходов устройства дл  подключени  к входам контролируемой большой интегральной схемы, выход разр да признака обращени  к пам ти регистра соединен с входами запуска

первого, второго и третьего формирователей импульсов, выходы которых соединены соответственно со счетным входом первого счетчика, входом чтени  первого блока пам ти и входом записи второго счетчика, выход разр да признака конца контрол  регистра соединен с R-входом первого триггера , пр мой выход которого соединен с вторым входом элемента И, третий вход которого соединен с пр мым выходом второго триггера, инверсные вы ходы первого и второго триггеров  вл ютс  соответственно выходами годности и брака устройства, выход многоканального компаратора соединен с R-входом второго триггера, выход эле мента И соединен с входом запуска четвертого формировател  импульсов, выход которого соединен с входом запуска п того формировател  импульсов и входом чтени  второго блока пам ти, выход п того формировател  импульсов соединен с входами записи регистра и шестого формировател  импульсов , выход которого соединен с входом синхронизации многоканального компаратора, первый и второй входы опорного напр жени  которого соединены с выходами соответственно верхнего и нижнего порогов источника опорных напр жений.

2. Устройство по П.1, отличающеес  тем, что многоканальный компаратор содержит п канаД8835°

лов, где п - число выходов контролируемой большой интегральной схемы, причем каждый i-й канал многоканального компаратора (i 1,п) содержит первый и второй компараторы, элемент И, элемент НЕ, первый и второй элементы ИЛИ-НЕ, причем i-й вход первой группы информационны){ входов много10 канального компаратора подключен к первым информационным входам первого и второго компараторов, второй ин- формационньш вход первого компаратора подключен к первому входу опорного

15 напр жени  многоканального компаратора , второй информационный вход второго компаратора подключен к второму входу опорного напр жени  многоканального компаратора, выход первого

2Q компаратора соединен с первыми вхо-- дами элемента И и первого элемента ИЛИ-НЕ, выход второго компаратора соединен с вторыми входами элемента И и первого элемента ИЛИ-НЕ, третьи

25 входы элемента И и первого элемента ИЛИ-НЕ подключены к i-му входу второй группы информационных входов многоканального компаратора, выходы элемента И и первого элемента ИЛИ-НЕ

3Q соединены соответственно с первым и вторым входами второго элемента ИПИ-НЕ, третий вход которого через элемент НЕ подключен к входу синхронизации многоканального компаратора, выход второго элемента ИЛИ-НЕ подключен к выходу многоканального компаратора .

35

Редактор Н.Слобод ник

Составитель Д.Ванюхин Техред А.Кравчук

Заказ 4803/49Тираж 670Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

в-.в«---- -

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

Корректор В.Бут га