SU1501160A1 - Устройство дл контрол доменной пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  и испытаний на надежность запоминающих устройств на цилиндрических магнитных доменах. Цель изобретени  - расширение области применени  за счет возможности изменени  параметров сигналов устройства и повышение достоверности испытаний на надежность доменной пам ти. Устройство содержит генератор 1 тактовых импульсов, счетчик 2 тактов, счетчик 3 страниц, первую 4 и вторую 5 группы элементов И, первый 6, второй 7 и третий 8 дешифраторы, блок 9 формировани  фазовых прив зок, блок 10 формировани  временной диаграммы, блок 11 формировани  данных, блок 12 регистров, блок 13 программируемых источников питани , мультиплексор 14 и регистр 15 состо ни . 11 ил.

Description

.i

3150

Изобретение относитс  к вычислительной технике и может быть использовано дл  контрол  и испытаний на надежность запоминающих устройств на цилиндрических магнитных доменах .

Цель изобретени  - расширение области применени  за счет возможности изменени  параметров сигналов устройства и повьппение достоверности испытаний на надежность доменной пам ти.

На фиг. 1 представлена структурна  схема устройства дл  контрол  доменной пам ти| на фиг. 2 - функциональна  схема генератора тактовых импульсов; на фиг. 3 и 4 - функциональные схемы соответственно первой и второй групп элементов И| на фиг. 5 - структурна  схема блока формировани  фазовых прив зок; на фиг. 6 - структурна  схема блока формировани  временной диаграммы; на фиг. 7 - функциональна  схема блока формировани  данных; на фиг. 8 - . функциональца  схема счетчика тактов :; на фиг. 9 - структурна  схема модул  доменной пам ти; на фиг.10 и 11 - форматы управл ющих слов ответственно блока формировани  фазовых прив зок и блока формировани  временной диаграммы.

Устройство дл  контрол  доменной пам ти (фиг. 1) содержит генератор 1 тактовых импульсов, счетчика 2 тактов ,, счетчик 3 страниц, первую и вторую группы элементов И 4, 5, первый , второй и третий дешифраторы 6, 7 и 8, блок 9 формировани  фазовых прив зок, блок 10 формировани  временной диаграммы, блок 11 формировани  данных, блок 12 регистров, блок 13 программируемых источншсов питани , мультиплексор 14 и регистр 15 состо ни .

На фиг. 1 показ аны модуль 16 доменной пам ти, группа информационных входов-выходов 17 устройства, группа адресных входов 18 устройства вход 19 чтени , вход 20 записи, вход 21 начальной установки, шина 22 нулевого потенциалаj первый и второй входы 23, 24 задани  рабочей частоты , вход 25 стробировани  первого дешифратора, вход 26 стробировани  второго дешифратора, вход 27 стро- бировани  третьего дешифратора, первый 28, второй 29, третий 30, чет4

вертый 31, п тый 32, шестой 33, седьмой 34, восьмой 35 и дев тый 36 выходы первого дешифратора, выход 37

генератора тактовых импульсов, п - тый выход 38 блока формировани  данных , первый выход 39 и второй выход 40 блока формировани  фазовых прив зок , перва  группа информационных

выходов 41 и втора  группа информационных выходов 42 блока формировани  фазовых прив зок, второй выход 43 и первый выход 44 блока формировани  временной диаграммы, п тый

вход 45 блока формировани  временной диаграммы, втора  группа информационных выходов 46 и перва  группа информационных выходов 47 блока формировани  временной диаграммы,

выход 48 мультиплексора, выход переключени  49 счетчика страниц, выход переполнени  50 счетчика тактовj первый выход 51, второй выход 52, шестой выход 53, третий и четвертый

выходь 54, 55, группа информационных выходов 56 и ино1юрмаи;ионный вход 57 блока формировани  данных, перва  группа управл ющих выходов 58, втора  гр уппа управл ющих выходов 59, четверта  группа управл ющих выходов 60 и треть  группа управл ющих выходов 61 устройства, выходы 62 регистра состо ни .

Генератор тактовых ш-шульсов

(фиг. 2) содержит формирователь 63 Пр моугольных j-гмпульсов, мультиплексор 64, триггеры 65, 66, элемент И 67.

Перва  группа элементов И (фиг.З)

-содержит элементы И 68-71. Втора  группа элементов И (фиг. 4) содержит элементы И 72, 73 и 74. Блок форми ровани  фазовых прив зок (фиг 5) содержит счетчик 75 адресов, блок 76

оперативной пам ти и регистр 77.

Блок формировани  временной диаграммы (фиг. 6) содержит счетчик 78 адресов, блок 79 оперативной пам ти, регистр 80 и элемент ИЛИ-НЕ 81.

Блок формировани  данных (фиг. 7) содержит элементы ИЖ 82, 83, триггеры 84, 85, буферньй регистр 86 записи , буферный регистр 87 чтени , триггер 88, регистр 89 сдвига, элементы ИЛИ-НЕ 90, 91, элементы ИЛИ .92 и 93, триггеры 94, 95, элемент И 96, Счетчик тактов (фиг. 8) содержит довичный счетчик 97, элемент И-НЕ 98 и элемент НЕ 99.

Модуль доменной пам ти (фиг.9) содержит блок 100 формировани  функциональных сигналов, блок доменных интегральньЕХ микросборок (ДИМ) 101, блок 102 усилителей считывани , блок 103 формирователей вращающегос  пол .

Устройство работает в двух режимах: режиме подготовки, режиме записи - чтени .

При включении питани  генератор 1 тактовых импульсов вырабатывает последовательности импульсов, которые используютс  дл  синхронизации работы устройства. Установка рабочей частоты производитс  процессором , который вьщает на адресные входы 18 устройства команду задани  рабочей частоты. Первьш дешифратор 6 декодирует команду и передает соответствующий управл ющий сигнал на первый вход генератора 1 тактовых импульсов, с выхода которого снимаетс  заданна  последовательность синхроимпульсов.

В режиме подготовки производитс  загрузка фазовой диаграммы работы ДИМ 101 в блок 76 оперативной пам ти емкостью 1 X q бит, где 1 - число интервалов, на которое делитс  период управл ющего пол , q - число функционапьньЕх: узлов ДИМ, и временной диаграммы работы ДИМ 101 в блок 76 оперативной пам ти емкостью р X (q + 1) бит, где р - дпитель- .ность цикла работы ДИМ, и числа страниц, которые должны быть записаны - считаны в (из ДИМ 101 - в счетчик 3 страниц, а также установка значений напр жений нв программируемых источниках 13 питани , питающих блок 100 формировани .функциональных сигналов (генератора, ввода, вывода , репликатора, детектора) ДИМ 101, и блок 103 формирователей вращающегос  пол .

Загрузка фазовой диаграммы производитс  следующим образом.

Процессор выдает на адресные входы 18 команду установки адреса, а на информационные входы - выходы 17 адрес первой из  чеек блока 76 оперативной пам ти. Команда поступает

10

20

25

манду и формирует управл ющий сигн разрешени  записи, поступающей на второй вход счетчика 75 адресов. П этому сигналу происходит запись пе вого адреса блока 76 оперативной п м ти в счетчик 75 адресов. Затем п цессор выдает на адресные входы 18 команду записи данных в блок 76 оп ративной пам ти, а на информа1;монн входы-выходы 17 - подлежащие запис данные. Данные поступают на группу первых входов, а адрес  чейки с вы хода счетчика 75 адресов на группу

15 вторых входов блока 76 оперативной пам ти. Первьй дещифратор 6 декоди рует команду и формирует управл ющий сигнал разрешени  записи, поступающий на третий вход блока 76 оперативной пам ти. В результате в блок 76 оперативной пам ти произ водитс  запись данных.

Формат данных (фиг. 10) формируетс  по значени м заданного в - емени задержки и длительности функциональ ных Iiмпyльcoв. Информационные биты содержат данные о наличии (единица или отсутствии (нуль) соответствующего функционального импульса. Таким образом, производитс  загрузка фазовой диаграммы во все 1  чеек первого блока 76 операттшной пам ти Загрузка временной диаграммы про изводитс  следующим образом. Процес

35 сор выдает на адресные входы 18 команду установки адреса, а на информационные входы-выходы 17 - адрес первой из р  чеек блока 79 оперативной пам ти. nepBbtfi дешифратор декодирует команду и формирует управл ющий сигнал разрешени  записи, поступающий на второй вход счетчика 78 адресов. По этому сигналу про исходит запись первого адреса блока 79 оперативной пам ти в счетчик 78 адресов.. Затем процессор выдает на адресные входы 18 команду записи данных в блок 79 оперативной пам ти , а на информационные вход1з1-выхо- ды 17 - подлежащие записи данные. Данные поступают на группу первых входов, а адрес  чейки с выхода счетчика 78 адресов на группу вторы входов блока 79 оперативной пам ти.

30

40

45

50

на группу первых информационных вхо- 55 Первый дещифратор 6 декодирует кодов первого дешифратора 6, а адрес - на группу информационных входов блока 9 формировани  фазовых прив зок. Первьш дешифратор 6 декод1Фует команду и формирует управл ющий сигна разрешени  записи, поступающ1ш на третий вход блока 79 оперативной па м ти. В результате блок 79 оператив

0

0

5

манду и формирует управл ющий сигнал разрешени  записи, поступающей на второй вход счетчика 75 адресов. По этому сигналу происходит запись первого адреса блока 76 оперативной пам ти в счетчик 75 адресов. Затем процессор выдает на адресные входы 18 команду записи данных в блок 76 оперативной пам ти, а на информа1;монные входы-выходы 17 - подлежащие записи данные. Данные поступают на группу первых входов, а адрес  чейки с выхода счетчика 75 адресов на группу

5 вторых входов блока 76 оперативной пам ти. Первьй дещифратор 6 декодирует команду и формирует управл ющий сигнал разрешени  записи, поступающий на третий вход блока 76 оперативной пам ти. В результате в блок 76 оперативной пам ти производитс  запись данных.

Формат данных (фиг. 10) формируетс  по значени м заданного в - емени задержки и длительности функциональных Iiмпyльcoв. Информационные биты содержат данные о наличии (единица) или отсутствии (нуль) соответствующего функционального импульса. Таким образом, производитс  загрузка фазовой диаграммы во все 1  чеек первого блока 76 операттшной пам ти. Загрузка временной диаграммы производитс  следующим образом. Процес5 сор выдает на адресные входы 18 команду установки адреса, а на информационные входы-выходы 17 - адрес первой из р  чеек блока 79 оперативной пам ти. nepBbtfi дешифратор 6 декодирует команду и формирует управл ющий сигнал разрешени  записи, поступающий на второй вход счетчика 78 адресов. По этому сигналу происходит запись первого адреса блока 79 оперативной пам ти в счетчик 78 адресов.. Затем процессор выдает на адресные входы 18 команду записи данных в блок 79 оперативной пам ти , а на информационные вход1з1-выхо- ды 17 - подлежащие записи данные. Данные поступают на группу первых входов, а адрес  чейки с выхода счетчика 78 адресов на группу вторых входов блока 79 оперативной пам ти.

0

0

5

0

Первый дещифратор 6 декодирует команду и формирует управл ющий сигнал разрешени  записи, поступающ1ш на третий вход блока 79 оперативной пам ти . В результате блок 79 оперативной пам ти производитс  запись дан ных по адресу, установленному в счетчик 78 адресов. Пример формата данных показан на фиг, 11, Адреса блока 79 оперативной пам ти, по которым записываютс  единицы (соответствующие наличию фзгнкциональньк импуль- сов) формируютс  в соответствии с временной диаграммой работы ДИМ, Таки14 образом производитс  загрузка временной диаграммы во все р  чеек блок 79 оперативной пам ти.

Загрузка счетчика 3 страниц производитс  следующим образом. Процессор выдает на адресные входы 18 команду установки счетчика страниц, а на информационные входы-выходы 17 число страниц записи или чтени . Первый дешифратор 6 декодирует команду и формирует управл ющий сигнал разрешени  записи, поступающий на вход счетчика 3 страниц, В результате в счетчик 3 страниц происходит запись числа страниц обмена, установленных на информационных входах- выходах 17,

Установка значений напр жений на .программируемых источниках 13 пита- 1-ш  производитс  следующим образом. Процессор выдает последовательно на адресные входы 18 команды записи кодов напр жений питани  формирователей функциональных импульсов (генератора , ввода, вывода и др,), а на информационных входах-выходах 17 соответствующие коды напр жений питани . Третий дешифратор 8 декодирует команды и формирует управл ющие сигналы выборки регистра, поступающие на группу информационных входов блока 12 регистра, В результате производитс  запись в блок регистров 12 и вьщача на программируемые источники 13 питани  соответствующей управл ющей информации Таким образом, на блок 100 формиро- лател ей функциональных импульсов и блок 103 формирователей вращающегос пол  поступают заданные напр жени  питани ,

В режиме записи устройство работает следующим образом.

Процессор выставл ет на адресных входах 18 команду записи данных, на входе 20 записи соответствующий управл ющий сигнал, а на информационых входах-выходах 17 - данные, подлежащие записи в ДИМ 101,

Первый дешифратор 6 декодирует команду и формирует на первом выходе 28 управл ющий сигнал, поступа- ющий на вход триггера 84 и устанавливающий его в единичное состо ние. На второй (строб записи) и третий (разрешение приема) входы буферного регистра записи 86 поступают соответствующие управл ющие сигналы, по которым данные записываютс  в регистр. Сигнал с выхода триггеров 84 поступает на первый вход элемента ИЛИ 92 и с его выхода - на вход триггера 94.

устанавлива  его в единицу. Единичный сигнал с выхода триггера 94 поступает на генератор 1 тактовых импульсов , разреша  прохождение синхроимпульсов частоты f , Фазова 

диаграмма, считьшаема  из блока 76 оперативной пам ти по адресам, задаваемым счетчиком 75 адресов, поступает на группу первых входов регистра 77 и записываетс  в него,

Единичньш уровень на выходе триггера 94 поступает также на первый управл ющий вход второго дешифратора 7, разреша  его работу. Сигнал с предпоследнего и последнего выходов

счетчика 75 адресов поступают соответственно на лервьй и второй информационный входы второго дешифратора 7, формиру  на его выходе четыре последовательности импульсов,

сдвинутых по фазе на 90 и используемых дл  управлени  блоком 103 . формирователей вращающегос  пол . Частота импульсов fj , соответствует рабочей частоте 101, Происходит включение управл ющего магнитного пол  и начинаетс  работе, ДРШ 101,: Мультиплексор 14.в соответствии с управл ющиьш сигналами 23 и 24 обеспечивает в зависимости от

типа тестируемой ДИМ 101, выбор одной из четьфех последовательностей импульсов 2, дл  синхронизации работы устройства.

Синхроимпульсом f устанавливаетс  в единичное состо ние триггер 95, на D-вход которого с выхода триггера 84 через элемент ИЛИ 93 поступает единичный тровень.

Синхроимпульсы fg поступают на .рервый (счетный) вход счетчика 78 адресов. Временна  диаграмма работы ДИМ 101 считьшаетс  из блока 79 оперативной пам ти, поступает на группу

9 ,

входов регистров 8 и записьтаетс  в него.

Из регистра 77 и регистра 80 фазо вал и временна  диаграммы поступают на первую группу элементов И 4, на выходе которой формируютс  сигналы управлени  блоком 100 формировани  функциональных сигналов.

Последовательность импульсов час- тотой поступает на счетньй вход счетчика 2 тактов. После отсчета числа тактов, равных разр дности слова, на выходе 50 счетчика тактов по вл етс  сигнал высокого уровн . Этот сигнал поступает на четвертый вход буферного регистра 86 записи, а через элемент ШШ-НЕ 90 - на четвертый вход регистра 89 сдвига. В результате происходит передача данных из буферного регистра 86 записи в регистр 89 сдвига.

Информаци  с первого разр да регистра 80 ответственного за формирование импульсоа генераци, поступа- ет на первый вход элемента ИЛИ-НЕ 81 и с его выхода на первый вход элемента ИЛИ-НЕ 90. Если генераци  раз- решена (активна  зона), импульсы поступают на третий вход регистра 89 сдвига. Регистр.89 сдвига вьшолн ет параллельно-последовательное преобразование информации, котора  поступает с первого выхода на четвертый вход 53 элемента И 68 из первой группы элементов И 4, ответственного за формирование импульса генерации. На каждый период синхроимпульсов происходит запись информации в ДИМ 101. .

Свободный буферный регистр 86 записи выставл ет сигнал запроса данньк, который поступает третий вход регистра 15 состо ни м записы- ваетс  в него. Процессор опрашивает регистр 15 состо ни  посредством команды чтени  регистра состо ни . Эта команда декодируетс  первым дешифратором 6, который формирует соот- ветствующий сигнал на своем дев том 36 выходе. Слово состо ни  вьщаетс  на информационные входы-выходы 17 устройства. Если процессор получает указание, что буферный регистр 86 записи свободен, он выполн ет передачу следующего информационного слова из ОЗУ ЭВМ в устройство. Цикл работы устройства по записи информа160 , 10

ционного слова в ДИМ 101 повтор етс  заданное число раз с

После того как все слова информационного блока (страницьО переданы из ОЗУ в устройство и записаны в ДРМ 101, т.е. цикл работы устройства по записи информационного блок завершен, с последнего выхода (п+1) блока 79 оперативной пам ти считываетс  бит конца цикла, который поступает на счетный вход счетчика 3 страниц и уменьшает на единицу его содержимое.

Одновременно этот сигнал поступает через элемент И 96 на третий вхо ( сброса) счетчика 78 адресов и сбрасывает его в нуль. Цикл работы устройства по записи информационного блока повтор етс .

Если вьшолнена запись заданного числа страниц и счетчик 3 страниц обнулилс , на его выходе 49 вьфаба- тываетс  сигнал останова, котгрьй проходит через элемент ИЛИ 82 и сбрасьтает триггер 84. На D-вход триггера 95 поступает сигнал низкого уровн , следук цим синхроимпульсом f он сбрасьюаетс  и сбрасьгеает триггер 94. В результате прекращаетс  подача синхроимпульсов f от генератора 1 тактовых импульсов.

Флаг завершени  операции записи (низкий уровень на пр мом выходе триггера 84) заноситс  в регистр 15 состо ни  и воспринимаетс  процессором . На этом работа устройства в режиме записи заканчивает с .

В режиме чтени  устройство работает следующим образом.

Процессор выставл ет на адресные входы 18 устройства команду чтени  данных, а на вход 19 режима чтени  - соответств пощий управл ющий сигнал. Первьш дешифратор 6 декодирует команду и формирует на втором 29 вьиоде управл ющий сигнал, устанавливающий в единичное состо ние триггер 85. Этот управл ющий сигнал устанавливает также в единичное состо ние гер 94 и разрешает прохождение син-. хроимпульсов f, о Таким же образом, как и в режиме записи из блока 76 оперативной пам ти считьгоаетс  фазова  диаграмма, а из блока 79 оперативной пам ти - временна  диаграмма. Фазова  и временна  диаграмма поступают на вторую группу логических элементов И 5, на выходе которой форми

руютс  сигналы управлени  блоком 101 формирователей функциональных сигналов , происходит также включение блока 103 формирователей вращающегос  пол  и начинаетс  работа ДИМ 101.

Информаци  с ДИМ 101 поступает на блок 102 усилителей считывани  и с его вькода - на первьш вход триггера 88 (сброс производитс  синхроимпульсом f J, поступающим на R-вкод) Каждьй такт бит информации поступает с выхода триггера 88 на второй вход (последйвательньй) регистра 89 сдвига .

Передача бита данных из ,ЦИМ 101 сопровождаетс  вьщачей из блока 79 оперативной пам ти сигнала, ответственного за формирование строб-импульса . Этот сигнал передаетс  с выхода регистра 80 на элемент ИЛИ-НЕ 8 и с его выхода - на первый вход элемента ШШ-НЕ 81, разреша  прохождение синхроимпульсов на третий вход регистра 89 сдвига. Регистр 89 сдвиг вьшолн ет последовательно-параллельное преобразование информации.

После заполнени  регистра 89 сдвига -по сигналу с выхода счетчика 2 тактов, поступающему на четвертый вход буферного регистра 87 чтени , происходит передача в него информационного слова, прин того из Д5-М 101 Загруженньй буферный регистр 87 чтени  выставл ет сигнал наличи  данных которь1й поступает на вход регистра 15 состо ни  и записываетс  в него,

Если процессор, опрашиваюй1ий регистр 15 состо ни , получает указа

нне, что буферньй регистр 87 чтени  заполнен, он выполн ет передачу информационного слова в ОЗУ ЭВМ. Цикл повтор етс  до передачи всего информационного блока из ДИМ 101 в ОЗУ.

После чтени  первого информационного блока бит конца цикла считывани  из блока 79 оперативной пам ти и умеАьшает на единицу содержимое счетчика 3 страниц. Аналогично выполн етс  цикл чтени  второго информационного блока. Если операци  чтени  заданного числа страниц выполнена и счетчик 3 страниц обнулилс , сигнал останова, формируемый на его выходе, проходит через элемент ИЛИ 8 и сбрасьшает триггер 85. Флаг завершени  операции (низкий уровень на пр мом выходе триггера 85) заноситс  н регистр 15 состо ни  и воспринима

ках.

етс  процессором. На этом работа устройства в режиме чтени  заканчиваетс  Устройство позвол ет выполн ть останов - включение управл ющего магнитного пол  (старт-стоп) посл« произвольного числа тактов. Чтобы выполнить останов после первого такта , необходимо бит конца цикла (см. фиг.11) занести в первый адрес блока 79 оперативной пам ти и единицу в счетчик 3 страниц, чтобы вьшолнить останов после второго такта, бит конца цшспа соответственно заноситс  во второй адрес блока 79 оперативной

пам ти и т.д. I

Процессор анализирует считанную

информационную последовательность путем сравнени  с той, котора  бьша записана. Сведени  о результатах испытаний (карта дефектов) может выводитьс  на дисплей, печатающее устройство или заноситьс  в банк данных в накопитель на магнитньк днеках .

Форм, ула.изобретени 

Устройство дл  контрол  домерпюй пам ти, содержащее генератор тактовых импульсов, счетчик тактов, счет чик страниц и первую группу элементов И, выходы которой  вл ютс  управл ющими выходами первой группь устройства , отличающеес  тем, что, с целью расширени  области применени  за счет возможности изменени  параметров сигналов устройства и повьшени  достоверности испытаний на надежность, доменной пам ти, в него введены первый, второй и третий дешифраторы, блок формировани  фазовых прив зок, блок формировани  временной диаграммы, блок формировани  данных., мульт1-шлексор., регистр состо ни , блок регистров, блок программируемых источников питани , вторую группу элементов И, выходы которой  вл ютс  управл ющими выходами

второй группы устройства, выходы программируемых источников питани   вл ютс  управл ющими выходами третьей группы устройства, информационные входы первого и третьего дешифраторов объединены и  вл ютс  адресными входами устройства, первый управл ющий вход первого дешифратора  вл етс  входом записи устройства и соединен с первым управл ющим входом

третьего дешифратора, второй управл ющий вход первого дешифратора  вл етс  входом чтени  устройства, третий управл ющий вход первого дешифратора  вл етс  первым.входом синхронизации устройства, первый выход первого дешифратора подключен к первому входу блока формировани  данных, второй вход которого соедшшн с вторым выходом первого дешифратора, третий выход которого подключен к входу синхронизации счетчика страниц, информационные входы которого соединены с информационными входами блока регистров, из1формационньв-1и входами блока формировани  фазовых прив зок, информационными входами блока форми- .ровани  временной диаграммы, инфорвторым управл ющим входом первой группы элементов И, п тый выход пер вого дешифратора соединен с первым с входом блока формировани  фазовых прив зок, второй вход которого подключен к выходу генератора тактовых импульсов, шестой выход первого дешифратора соединен с третьим входом

10 блока формировани  фазовых прив зок седьмой и восьмой выходы первого дешифратора подключены соответствен но к первому и второму входам блока формировани  временной диаграммы,

15 третий вход которого соединен с вхо дом начальной установки блока регистров , четвертым входом блока фор мировани  фазовых прив зок, третьим входом блока формировани  данных.

мационными выходами группы блока фор- 2о входом установки в исходное состовторым управл ющим входом первой группы элементов И, п тый выход первого дешифратора соединен с первым входом блока формировани  фазовых прив зок, второй вход которого подключен к выходу генератора тактовых импульсов, шестой выход первого дешифратора соединен с третьим входом

блока формировани  фазовых прив зок, седьмой и восьмой выходы первого дешифратора подключены соответственно к первому и второму входам блока формировани  временной диаграммы,

третий вход которого соединен с входом начальной установки блока регистров , четвертым входом блока формировани  фазовых прив зок, третьим входом блока формировани  данных.

мировани  данных, выходам регистра состо ни  и  вл юта  информационными входами-выходами устройства, первый второй, третий и четвертый выходы блока формировани  данных соединены с соответствующими информационными входами регистра состо ни , четвертый выход первого дешифратора соединен с первым входом генератора так- товьк импульсов, второй вход которого  вл етс  входом начальной установки устройства, третий вход генератора тактовых импульсов соединен с шестым выходом первого дешифратора , п тый вькод блока формировани  данных соединен с первым управл ющим входом второго дешифратора, второй управл ющий вход которого  вл етс  вторым входом синхронизации устройства , первый и второй выходы блока формировани  фазовых прив зок соединены соответственно с первым и вторым информационньми входами второго дешифратора, информационные выходы первой и второй групп блока формировани  фазовых прив зок соединены соответственно с информационными входами первой и второй групп элементов И, информационные входы второй группы которых соединены cooTf ветственно с информационными выходами первой и второй групп блока формировани  временной диаграммы, пер- вьй управл ющий вход первой группы элементов И и управл ющий вход второй группы элементов И соединены соответственно с первым и вторым выходами блока формировани  данных, шестой выход которого соединен с

 ние устройства, четвертый вход блока формировани  данных соединен с первым входом счетчика тактов и подключен к шине нулевого потенциала,

дев тый выход первого дешифратора соединен с п тым информационным входом регистра состо ни , выходы второго дешифратора соединены с соответствующими информационными входами

-1ультиш1ексора и  вл ютс  управл ющими выходами четвертой группы устройства , первьй и второй управл ющие входы мультип юксора  г л ютс  соответственно первым и вторым входами

задани  рабочей частоты устройства, выход мультиплексора соединен с четвертым входом блока формировани  временной диаграммы, п тым входом блока формировани  данных и входом синхронизации счетчика тактов, второй управл ющий вход третьего дешифратора  вл етс  третьим входом синхронизации устройства, выходы третьего дешифратора соединены с входами синхро

низации блока регистров, выходы которого подключены к входам блока программмируемых источников питани , п тый вход блока формировани  временной диаграммы подключен к седьмому выходу блока формировани  данных, шестой и седьмой входы кото рого соединены соответственно с первым и вторым выходами блока формировани  временной диаграммы, второй выход которого соединен с входом начальной установки счетчика страниц, вы- , ход переполнени  которого соединен с восьмым входом блока формировани  данных, дев тый вход которого соеди

150116016

нен с выходом переполнени  счетчи- - ка формировани   вл етс  входом счи- ка.тактов, информаодюнный вход бло- { анных данных устройства.

63

§5

Генераци 

4f

Вбод

страницы

Выёод

страницы ОЗнен

Фиг.З

4

67

Ъ

бб

Фиг. 2

8

иепение

-

при репликации

BbiSod --

при репликации

CmpoS

S9

считшбанцй

ФагЛ

$f

.17

Z2J97

(риэ.7

IF}SO -

ф1/г. 8

fi/

1 6 5 4 3 2 J a

. EmBeS eyuiiw8gm

Bti8o3 npa рвп икаиаа

Seastttts при региикацт

Фиг. 10

7 6 S 4 S 2 f О

Коней цикла

/

tf TI I Генераци 

СтроВ с тыбани 

Вы Sod при репликации

Деление при репликаиии

Фиг. 11

Составитель Ю. Сычев Редактор М.Недолуженко Техред-л.Олийньж Корректоры. Басильев.а

Заказ 4878/50

Тираж 558

ВНИШШ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

/ / / Геиерода  Зыбод страница

BSod страницы

OSnsH

Вь(8од стрйницы

BSod страницы

Одпвн

Подписное

Claims (1)

1. Устройство для контроля доменной памяти, содержащее генератор тактовых импульсов, счетчик тактов, счетчик страниц и первую группу элементов И, выхода которой являются управляющими выходами первой группы устройства, отличающееся тем, что, с целью расширения области применения за счет возможности изменения параметров сигналов устройства и повышения достоверности испы4Q таний на надежность, доменной памяти, в него введены первый, второй и третий дешифраторы, блок формирования' фазовых привязок, блок формирования .временной диаграммы, блок формирова45 ния данных, мультиплексор, регистр состояния, блок регистров, блок программируемых источников питания, вторую группу элементов И, выходы которой являются управляющими выходами 5Q второй группы устройства, выходы программируемых источников питания являются управляющими выходами третьей группы устройства, информационные входа первого и третьего дешифрато55 ров объединены и являются адресными входами устройства, первый управляющий вход первого дешифратора является входом записи устройства и соединен с первым управляющим входом

   1 4

   13 1501 третьего дешифратора, второй'управляющий вход первого дешифратора является входом чтения устройства, третий управляющий вход первого дешифратора является первым входом синхронизации устройства, первый выход первого дешифратора подключен к первому входу блока формирования данных, второй вход которого соединен с вторым выходом первого дешифратора, третий выход которого подключен к входу синхронизации счетчика страниц, информационные входы которого соединены с информационными входами блока регистров, информационными входами блока формирования фазовых привязок, информационными входами блока формирования временной диаграммы, информационными выходами группы блока формирования данных, выходами регистра состояния и являются информационными входами-выходами устройства, первый, второй, третий и четвертый выходы блока формирования данных соединены с соответствующими информационными входами регистра состояния, четвертый выход первого дешифратора соединен с первым входом генератора тактовых импульсов, второй вход которого является входом начальной установки устройства, третий вход генератора тактовых импульсов соединен с шестым выходом первого дешифратора, пятый выход блока формирования данных соединен с первым управляющим входом второго дешифратора, второй управляющий вход которого является вторым входом синхронизации устройства, первый и второй выходы блока формирования фазовых привязок соединены соответственно с первым и вторым информационными входами второго дешифратора, информационные выходы первой и второй групп блока формирования фазовых привязок соединены соответственно с информационными входами первой и второй групп элементов И, информационные входы второй группы которых соединены соотт ветственно с информационными выходами первой и второй групп блока формирования временной диаграммы, первый управляющий вход первой группы элементов И и управляющий вход второй группы элементов И соединены соответственно с первым и вторым выходами блока формирования данных, шестой выход которого соединен с

   160 вторым управляющим входом первой группы элементов И, пятый выход первого дешифратора соединен с первым 5 входом блока формирования фазовых привязок, второй вход которого подключен к выходу генератора тактовых импульсов, шестой выход первого дешифратора соединен с третьим входом 10 блока формирования фазовых привязок, седьмой и восьмой выходы первого дешифратора подключены соответственно к первому и второму входам блока формирования временной диаграммы, 15 третий вход которого соединен с входом начальной установки блока регистров, четвертым входом блока формирования фазовых привязок, третьим входом блока формирования данных, 20 входом установки в исходное состояние устройства, четвертый вход блока формирования данных соединен с первым входом счетчика тактов и подключен к шине нулевого потенциала, 25 девятый выход первого дешифратора соединен с пятым информационным входом регистра состояния, выходы второго дешифратора соединены с соответствующими информационными входами 30 мультиплексора и являются управляющими выходами четвертой группы устройства, первый и второй управляющие входы мультиплексора являются соответственно первым и вторым входами ₃₅ задания рабочей частоты устройства, выход мультиплексора соединен с четвертым входом блока формирования временной диаграммы, пятым входом блока формирования данных и входом синхро40 низации счетчика тактов, второй управляющий вход третьего дешифратора является третьим входом синхронизации устройства, выходы третьего дешифратора соединены с входами синхро4₅ низации блока регистров, выходы которого подключены к входам блока программмируемых источников питания, пятый вход блока формирования временной диаграммы подключен к седьмо— 5θ му выходу блока формирования данных, шестой и седьмой входы которого соединены соответственно с первым и вторым выходами блока формирования временной диаграммы, второй выход 55 которого соединен с входом начальной установки счетчика страниц, вы- .

   .ход переполнения которого соединен с восьмым входом блока формирования данных, девятый вход которого соеди1 5

   1501160 16 нен с выходом переполнения ечетчи- s _ка формирования является входом счика.тактов, информационный вход бло~ танных данных устройства.