SU1757085A1 - Многоканальный программируемый генератор импульсов - Google Patents

Abstract

Изобретение позвол ет расширить функциональные возможности многоканального программируемого генератора импульсов. Дл  этого в генератор введены триггер 8, элементы И 10,29, опорный гене ратор 11, преобразователь 12 кодов, блок 13 запуска, таймеры 14,одновибраторы 15-18, элементы ИЛИ-НЕ 19-22, элементы НЕ 24- 27, элемент И-НЕ 28, блок 30 сопр жени  с соответствующими функциональными св з ми . Кроме того, программируемый генератор содержит опорный генератор 1, блок 2 пам ти, регистр 3 адреса, дешифратор 4 адреса, регистры 5 и 6 данных, триггер 7, элемент ИЛИ 9 и блок 31 управлени . Расширение функциональных возможностей достигаетс  за счет расширени  ансамбл  формируемы импульсных последовательностей путем одновременного, программно задаваемого момента запуска ,-руппы таймеров . 1 ил.

Description

Изобретение относится к импульсной технике и может быть использовано в составе систем технической диагностики, автоматического управления и контроля,

Цель изобретения - расширение функциональных возможностей и упрощение Многоканального программируемого генё. ратора импульсов. 7/ .4- ./

На чертеже приведена функциональная схема многоканального программируемого генератора импульсов.

Многоканальный программируемый генератор импульсов содержит первый опор- блока 2 памяти и информационному входу ный генератор 1, блок 2 памяти, регистр 3 адреса, дешифратор 4 адреса, первый 5 и второй 6 регистры данных, первый 7 и второй 8 триггеры, элемент ИЛИ 9, первый элемент И 10. второй опорный генератор 11, преобразователь 12 кодов, блок 13 запуска, группу таймеров 14.1-14.N, первый 15, второй 16, третий 17 и четвёртый 18 одновибраторы, первый 19, второй 20, третий21 и четвертый 22 элементы ИЛИ-HE, шину 23 уровня логической единицы, Первый 24,второй 25, третий 26 и четвертый 27 элементы НЕ, элемент И-НЕ 28, второй элемент И 29, блок 30 сопряжения, блок 31 управления, шину 32 начальной установки и группу выходных шин 33.1-33.N.

Группа информационных входов первого регистра 5 данных и первая группа из 7' четырех старших информационных входов •второго регистра 6 данных подключены к младшим четырем разрядным выходам блока 2 памяти. Группа выходов регистра 3 адреса подключена к группе адресных входов дешифратора 4адрёса.Группайнформационйых выходов и группа информационных входов блока 31 управления подключены соответственно к группе информационных 40 входов й группе информационных выходов блока 30 сопряжения. Выход блока 30 сопряжения подключен к входу приёма последовательной информации преобразователя 12 кодов, выход пере- 45 дачи последовательной информации / которого соединён с входом блока 30 сопряжения, выход первого опорного генератора 1 подключен к входу тактирования преобразователя 12 кодов. Первому входу элемента ИЛИ 9 и синхронному первого триггера 7, вход установки в нулевое состояние которого является шиной 32 начальной установки устройства и соединен через первый элемент НЕ 24 с входом установки в'исходное Состояние преобразователя 12 кодов и первым входом первого элемента ИЛИ-НЕ 19, выход которого подключен к входу установки в единичное состояние второго,триггера 8, информационный вход которого среди35 входов запуска таймеров 14.1-14.Ν, группы выходов которых являются соответственно группами 33.1-33.N выходов шин устройства, Входы синхронизации таймеров 14.114.N с ое ди н ё н ы с в ы хо до м в т о р о г о разряда блока 2 памяти соединен с вторым ⁵ опорного генератора 11, выход восьмого.; разряда блока 2 памяти соединен с вторым входом второго элемента ИЛИ-НЕ 20 и через четвертый элемент НЕ 27 с вторыми входами третьего 21 и четвёртого 22 элементов ИЛИ-НЁ, выход первого из которых подключен к синхровходу регистра 3 адреса и к первому входу элемента И-НЕ 28, втоβ рой вход которого соединен с выходом седьмого разряда блока 2 памяти и вторым входом первого элемента ИЛ И-Н Е 19, третий вход которого соединен с выходом четвертого элемента ИЛИ-НЕ 22. Выход второго элемента ИЛИ-НЕ 20 соединен с 7 вторыми входами первого 10 ивторо го 29 .: элементов И и через третий элемент НЕ 2б с синхровходом второго триггера 8.

Преобразователь 12 кодов может быть , выполнен, например на ИМС КР 58! ΒΑΙ..·· 7 Блок 31управления предназначен Для фор- 25 мирования управляющих кодов и может быть йыполнен на последовательнб соединенных генераторе импульсов, адресном блоке и запоминающем устройстве или на .....ЭВМ.

.Блок 13 запуска и таймеры 14.1-14.N могут быть выполнены соответственно на базе ИМС КР 580 ВВ55 и КР 580 ВИ53. Блок . . 30 сопряжения Может быть выполнен аналогично'блокусоп ряжения микроЭВМ Электроника НМС 11100.1. ·

Многоканальный программируемый генератор импульсов работает следующим образом. При включении питания на шине 32 начальнойустановки подается уровень логического нуля, который поступает на вход' установки, в нулевое состояние первого триггера 7. и через первый элемент НЕ 24 на вход установки в исходное состояние преобразователя 12 кодов и первый вход 7 7 первого элемента ИЛИ-НЕ19, ас его выхода уровень логического нуля - на вход установки в единичное состояние второго триггера 8. Сигнал с инверсного выхода первого триггера 7 поступает на второй вход элемента ИЛИ 9, а с его выхода - на первый вход второго элемента ИЛ И-Н Е 20, устанавливая на его выходе уровень логического нуля, который запрещает работу первого 10 и второго 29 элементов И, устанавливая на их выходах уровень логического нуля.

Этот уровень поступает на вход второго элемента НЕ 25 и устанавливает его выход в уровень логической единицы, который порез четвертый элемент НЕ 27 с вторыми трв ИЛИ-НЁ, выход первого из которых ступает на входы записи блока 13 запуска и таймеров 14.1-14.Ν, стробирование записи в которые производится уровнем логического нуля. Выходы второго регистра б данных находятся в отключенном состоянии . Уровень логической единицы с вых.о- да элемента ИЛИ 9 поступает также и на первый вход' третьего элемента Й Л И-Ή Е/ 21. устанавливая его выход в уровень логичес кого нуля, который поступает на пёр- ' ' вый вход элемента И-Н Е 28 и уста на вл ивает его выход в уровень л о гической единицы. Этот уровень поступает на входы чтения блока 13 запуска N таймеров ./ с 14.1-14.Ν, чтение информации из которых п роизводйтся уровнем логического нуля. Таким образом по включению питания и подаче сигнала' начальной установки на 7 входные шины 33.1-33.N не выдается каких-либо серий импульсов. ·'

77- Дал ее Э В М. - блок 31 управления через слой стандартный интерфейс (не показан) ИРСП либо RS-232C передает через блок 30 сопряжения (с его выхода на вход .приема последовательной информации преобразователя 12 кодов) адресную посылку в поелодовательном коде: стартовый импульс, восемь информационных бит - разряд 8 7, уровень логической единицы Свидётельст- 7 вует о передаче адресной посылки, уровень логического нуля - о перёдачё посылки данных, разряд 7 - уровень логической единицы-· свидетельствует о том, что идет цикл чтения, уровень логического нуля - идет цикл записи, разряды с первого по шестой - информационные символы,два стопёвых бита.

/ Когда данные в преобразователе 12 кодов преобразованы в параллельный код и ' перенесены в выходной (буферный) регистр ; (не показан) приемника Преобразователя 12 .

кодов, на выходе сигнала приема данных преобразователя 12 кодов сигнал перехо- 7 дйт из состояний логического нуля в состояни е л о ги чес ко й е ди н й ц ы, о су ще ст в л я ет ; запись информации в блок 2 памяти и посту-7. лает на информационный вход/первого. 7 77. триггера 7. Положительный перепал тактовой частоты сигнала с выхода первого опор· 7 кого генератора 1 устанавливает инверсный выход первого триггера 7 в состояние логического нуля, а отрицательный перепад устанавливает выход элемента ИЛИ 9 в состояние логического нуля. Так как посту- пает адресная посылка,то выходной сигнал восьмого разряда блока 2 памяти устанавливается в уровень логической единицы и, поступая на второй вход второго элемента ИЛИ-НЕ 2Q, запрещает его работу, а сигналом.с выхода второго элемента ИЛИ-НЕ 20 закрывает первый 10 и второй 29 элементы вибратора 16 запускает третий одновибратор 17, на выходе которого формируется отрицательный импульс, отрицательный перепад которого загружает Параллельный код в преобразователь 12 кодов, а положиh. запрещая, выдачу сигнала стробирования записи на выход второго элемента НЕ . 25.

Уровень логического нуля на выходе чётвертогоэлеменТа НЕ 27 разрешает работу третьего 21 и четвертого 22 элементов И Л И-НЁ. Отрицательный перепад на выходе элемента ИЛИ 9 запускает первый однов и бра то р 15, н а вых оде кото рого вырабатывается отрицательный импульс, 10 Ϊ ксторый поступает на вход сброса флага : приемника преобразователя 12 кодов и устанавливает в нулевое состояние его выход сигнала приема данных. В результате прекращается запись информаций в блок 2 па- 15 мяти с группы выходов преобразователя 12 кодов.

В это же время по отрицательному перепаду сигнала на выходе элемента ИЛИ 9 устайавливается’в единичное состояние вы- 20 ход третьего элемента ИЛИ-НЁ 21, положительный фронт на выходе которого производит запись параллельногокода адресной посылки в регистр 3 адреса, на выходах которого устанавливается адрес 25 одного из таймеров 14.1-14.N или блока 13 запуска. Первый и второй разряды адреса без дешифрации поступают на первые и вторые адресные входы соответственно блока 13 запуска и таймеров 14.1-14.N и определяют адрес канала в каждом из таймеров и в блоке. 13 запуска. Остальные раз.... ряды адреса поступают на дешифратор 4 адреса и дешифрируются.

При этом* на одном извыходов дешифратора 4 адреса устанавливается уровень логического нуля, который разрешает работу либо одного из таймеров 14.1-14.Mi либо блока 13 запуска. Если установлен цикл чтения, то на выходе седьмого разряда блока 2 памяти установлена логическая единица, / которая разрешает работу элемента И-НЕ ; 28 и прохождение через него единичного уровня сигнала с выхода третьего элемента ИЛИ-НЕ 21. На выходе элемента И-НЕ 28 устанавливается уровень логического нуля, который поступает на входы чтения таймеров 14.1-14.N и блока 13 запуска. При этом выбранный таймер или блок 13 запуска выставляет в группу входов-выходов информацию с соответствующего адреса канала. Эта информация поступает в группу входов преобразователя 12 кодов.

Отрицательный перепад на выходе элемента И-НЕ 28 запускаетвторой одновибратор 16, который вырабатывает отрицательный импульс, длительного которого равна времени установки кода в группу ¹ входов преобразователя 12 кодов. Положительный перепад на выходе второго одно30 тельный перепад запускает блок синхронизаций (не показан) преобразователя 12 кодов. При этом посылка в последовательном коде поступает на выход передачи последовательной информации и далее в блок 31 управления.

Затем по переходу сигнала тактовой частоты первого опорного генератора 1 в уровень логической единицы первый триггер 7 устанавливается в нулевое состояние, так как на его информационном входе действует уровень логического нуля, выход элемента ИЛИ 9 устанавливается в уровень логической единицы, выход третьего элемента 21 устанавливается в нулевой уровень, а выход элемента И-НЕ 28 - в уровень логической единицы. Цикл чтения заканчивается. ' _ ,

Если предыдущий цикл небыл циклом чтения, то на выходе седьмого разряда блока 2 ?··.·: памяти устёнавливае7ся уровень логического нуля, что свидетельствует о том, что будет произведен Цикл записи. Этот сигнал запрещаетработуэлемента ИЛИ-НЕ 28, поступая на его второй вход, и открывает по второму входу первый элемент ИЛИ-НЕ 19. Затем аналогично производится запись информации, поступающей в первой посылке данных в блок 2 памяти, и вырабатывается отрицательный перепад на выходе элемента ИЛ И 9, Выходные сигналы восьмого и седьмого разрядов блока 12 памяти при этом равны уровням логического нуля. Уровнем выходного сигнала восьмого разряда блока 2 памяти разрешается работа второго элемента ИЛИ-НЕ 20, а через четвёртый элемент НЕ 27 запрещаётся работа третьего 21 и четвертого^ элементов: ИЛИ/НЁ, выход третьего элемента ИЛИАНЕ 21 нулевым уровнем закрывает по первому входу элемента И-НЕ 28.

Нулевой уровень выходного сигнала четвертого элемента ИЛИ-НЕ 22 поступает на третий вход первого элемента ИЛИ-НЕ 19, выход которого устанавливается в уровень логической единицы и разрешает работу второго триггера 8, поступая на его вход ; установки в единичное состояние разрешающим уровнем. Затем нулевой уровень сигнала с выхода элемента ИЛИ 9 поступает на первый вход второго элемента ИЛИ-НЕ 20, единичным уровнем с выхода последнего поступает на второй вход первого элемента ... И 10, на выходе которого вырабатывается положительный перепад, который произво9 + 0 дит запись информации с четырех младших разрядов группы выходов блока 2 памяти в первый регистр 5 данных. .

Единичный уровень выходного сигнала второго элемента ИЛИ-НЕ 20 также поступает на вход третьего элемента ΗЕ 26 и при его переходе в пулевое состояние положительный перепад сигнала на выходе третьего элемента НЕ 26 переключает состояние второго триггера 8 на противоположное. Аналогично передается вторая посылка данных. При этом нулевой уровень с выхода элемента ИЛИ 9 поступает на первый вход .второго элемента ЙЛИ-НЕ 20, единичный уровень его выхода поступает на второй вход второго элемента И 29, а с выхода.' последнего - на синхровход второго регистра 6 данных, в который записывается в младшие четыре разряда информация с второй гоуппы информационных входов, а в четыре старшие разряда- информация с младших четырех разрядов блока 2 памяти. В группу выходов второго регистра 6 данных посту-, пают восемь записанных информационных бит. Далее положительный уровень сигнала с входа второго элемента И 29 поступает на вход'второго элемента НЕ 25 и нулевым уровнем сигнала с выхода последнего поступает на входы записи блока 13 запуска и таймеров 14.1-14,N. . . ; ;

Одновременно положительный уровень сигнала на выходе второго элемента 14 29 поступает на вход четвертого одновибратора 18 и запускает его. На выходе четвертого одновибратора 13 вырабатывается отрицательный импульс, который открывает выходы второго регистра 6 данных и присутствует до тех пор. пока на входы стробирования записи информации блока 18 за·· пуска и таймеров 14.1-14.N не поступит положительный перепад, который запишет информацию с выходов второго регистра 6 данных в. выбранный таймер или блёк 13 ^; запуска. Два регистра данных (первый 5 и второй 6) необходимы в связи с тем. что формат посылки последовательной передачи содержит 8 информационных бит, два из которых отведены для определения цикла, который выполняется в устройстве, По окончанию записи второй посылки данных второй триггер 8 устанавливается в исходное состояние.

В остальном алгоритм работы и возможности работы устройства определяются конкретным выполнением блока 13 запуска и таймеров 14,1-41.N. При выполнении блока 13 запуска на КР 580 ВВ55 и таймеров 14.Т14.N на КР 580 В.И53 необходимо в начале работы установить режимы их работы, записав в них управляющее слово. Затем загру15 ми состояния сигналов.

Claims (1)

1. ; Ф о р м у л а и з о б р е т е н и я жаются необходимыми числами счетчики (не показаны) таймеров 14.1-14.N. После этого в необходимой последовательности в группы выходов запуска блока 13 запуска подаются нужные в соответствий с режимаТаким образом, устройство программируется на генерацию непрерывных последовательностей импульсов или одиночных 10 импульсов с одновременным программно- . задаваемым запуском до восьми каналов.

   Многоканальный, программируемый генератор импульсов, содержащий блок управления, первый опорный генератор, блок памяти, регистр адреса, дешифратор адре- _: са. первый и второй регистры данных, первые триггер и элемент 14, элемент ИЛИ. . группа информационных входов первого регистра данных и первая группа информационных, входов второго регистра данных соединены, группа выходов регистра адреса подключена к'группе адресных’ входов дешифратора адреса, от ли ч ающ и й с я тем, что. с целью расширения функциональных возможностей, в него введены вторые триггер и опорный генератор, преобразователь кодов, блок запуска, N таймеров; первый, второй третий й четвертый одновибраторы, первый, второй, третий и ;;<· четвертый элементы НЕ, первый, второй, третий и четвертый элементы ЙЛИ-НЕ. эпе- ; мент И-НЕ, второй элемент И и блок сопряжения, группа информационных входов и группа информационных выходов блока управления соединены соответственно с группойинформационных выходов и группой ι информационных входов блока сопряже ния. выход которого подключен к входу при- \ / ема последовательной информации преобразователя кодов; выход передачи по-..

   слёдовательной информаций которого сое. динен с входом блока сопряжения, выход.^: первого опорного генератора подключен к • входу тактирования преобразователя ко- ' • дов. к первому входу элемента ИЛИ и синхропходу первого триггера, вход установки в

   50 нулевое состояние которого является шиной начальной установки устройства и соединен с входом первого элемента НЕ, выход которого подключен к входу установки в исходное состояние преобразователя кодов и 55 к первому входу первого элемента ИЛ И-НЕ, выход которого подключен к входу установки в единичное состояние второго триггера, информационный вход которого соединен с первым входом второго элемента И и с инверсным выходом второго триггера, прямой . 12 выход которого соединен с первым входом первого элемента И, выход которого соеди- гистра данных подключены соответственно нен с синхровходом первого регистра данных, группа информацйонных входов которого соединена с группой информационных входов регистра адреса и группой выходов блока памяти, групп? входов которого подключена к группе выходов преобразовётеля кодов, выход си гнала приёма данных которого подключён? к управляющему входу блока памяти, к информационному входу первого триггера, вход установки в единичное состояние которого соединен с входом установки в нулевое Состояние второго триггера и подключён к шине уровня логической единицы устройства, инверсный BbixoA первого триггера соединен с первым входом четвёртого элемента ИЛИ-НЕ и вторым входом элемента ИЛИ, выход которого подключён к первым входам второго и третьего элементов ИЛИ-Н.Е и входу первого одновибратора, выход которого подключен к входу сброса флага приёмника преобразователя кодов, вход загрузки которого подключен к выходу третьего одновибратора, вход которого соединен с выходом' второго одновибратора, вход которого подключен к выходу элемента И-Н Е и входам чтения блока запуска й каждого из N таймеров, входы записи которых и вход записи блока запуска подключены к выходу второго элемента НЕ, вход которого /пёдключен к выходу второго элемента И, к входу четвертого одновибратора и синхровходу второго регистра данных, вход выборки которого подключен К выходу четвертого одновибратора, вторая группа информациённых входов и группа выходов второго рек группе выходов первого регистра данных и группе входов преобразователя кодов,

   5 подключенной к группам входов-выходов блока запуска и каждого из N таймеров, первый и второй адресные входы каждого • из N таймеров и блока запуска подключены соответственно к первому и второму младшим разрядам группы выходов регистра адреса, входы выборки блока запуска и каждого из N таймеров подключен соответственно к N + 1 выходам дешифратора адреса, каждая из N групп выходов запуска блока запуска подключена соответственно к группе входов запуска каждого из N тайме- . ров, N групп выходов которых образуют N выходных шин устройства, входы синхронизации каждого из N таймеров подключены к выходу второго опорного генеравора, выход восьмого разряда блока памяти подключен к второму входу второго элемента ИЛ14-Н Е и входу четвёртого элемента НЕ. выход которого соединен с вторыми входами третьего и четвертого элементов ИЛИ-HE, выход третьего элемента ИЛИ-гНЕ подключен к : синхровходу регистра адреса и первому входу элемента И-НЕ, второй вход которого соединен с выходом седьмого разряда блока памяти и со вторым входом первого элемента ИЛИ-HE третий вход которого соединен с выходом чётвертого элемента ИЛИ-HEвыход втОрёго элемента ИЛИ-НЕ соединен с вторыми входами первого и второго элементов Ий входом третьего элемента НЕ, выход которого подключен к синхровходу второго триггера.