SU1667075A1 - Устройство дл тестового контрол и диагностики цифровых модулей - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  контрол  и диагностики цифровых модулей различного назначени  (в управл ющих микропроцессорных системах, контроллерах и т. п.). Целью изобретени   вл етс  расширение функциональных возможностей за счет введени  режимов передачи и приема информации и увеличени  глубины контрол . С этой целью в устройство, содержащее блок пам ти тестов, блок пам ти реакций, блок управлени , первый счетчик адреса, два элемента И, первый элемент ИЛИ, генератор импульсов и делитель частоты, введены регистр режима, два регистра сдвига, два элемента И - ИЛИ - НЕ, два элемента И - НЕ, три приемопередатчика, второй счетчик адреса, второй элемент ИЛИ, элемент НЕ и регистр данных. 5 ил.

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  контрол  и диагностики цифровых модулей различного назначени  (в управл ющих микропроцессорных системах , контроллерах и т.п.).

Целью изобретени   вл етс  расширение функциональных возможностей за счет введени  режимов передачи и приема информации и увеличени  глубины контрол  путем обеспечени  возможности программировани  в широких пределах и с малой дискретностью временных параметров генерируемых и принимаемых цифровых последовательностей .

На фиг.1 приведена функциональна  схема устройства дл  тестового контрол  и диагностики цифровых модулей; на фиг.2 функциональна  схема блока управлени ; на фиг.З - временные диаграммы работы устройства при записи тестовой информации в блок пам ти тестов на фиг.4 - временные диаграммы работа устройства при автоматической генерации тестовых воздействий и приеме ответных реакций; на фиг.5 - временные диаграммы работы устройства при считывании информации из блока пам ти реакций.

Устройство (фиг.1) содержит блок 1 пам ти тестов, блок 2 пам ти реакций, контролируемый цифровой модуль 3. первый счетчик 4 адреса, два элемента И 5 и 6. первый элемент ИЛИ 7, генератор 8 импульсов , делитель 9 частоты, блок 10 управлени . регистр 11 режима, два регистра 12 и 13 сдвига, два элемента И-ИЛИ-НЕ 14 и 15, два

Os

О

3

vj СЛ

элемента И-НЕ 16 и 17, три приемопередатчика 18-20, второй счетчик 21 адреса, второй элемент ИЛИ 22, элемент НЕ 23, регистр 24 данных и имеет информационный вход-выход 25 адреса данных, вход 26 режима, вход 27 начальной установки Сброс, два тактовых входа 28 и 29 подачи внешних тактовых сигналов.

Блок 10 управлени  (фиг.2) содержит селектор 30 адреса, два регистра сдвига 31 и 32, три элемента НЕ 33-35, два элемента И 36 и 37, п ть элементов ИЛИ 38-42, два элемента ИЛИ-НЕ 43 и 44, двухканальный программируемый таймер 45 и имеет шину 46 установки адреса.

Блок 1 пам ти тестов предназначен дл  записи, хранени  и формировани  тестовой последовательности. Блок 2 пам ти реакций служит дл  записи, хранени  и считывани  результатов контрол . Счетчики 4 и 21 адреса предназначены дл  формировани  адресов блоков пам ти 1 и 2 соответственно . Элементы И 5 и 6 служат дл  формировани  сигналов разрешени  обращени  блоков 1 и 2 соответственно. Элементы ИЛИ 7 и 22 предназначены дл  формировани  сигналов выборки блоков 1 и 2 соответственно в режиме записи. Генератор 8 импульсов служит дл  выдачи тактовых импульсов на делитель 9. Делитель 9 предназначен дл  формировани  тактовых импульсов 9.1 и 9.2, синхронизирующих работу всего устройства.

Блок 10 управлени  служит дл  выработки сигналов, управл ющих работой составных частей устройства. На выходах 10.1 и 10.2 формируютс  сигналы записи и считывани  соответственно дл  указани  направлени  передачи информации приемопередатчиками 18 и 19 формировани  сигналов разрешени  обращени  блоков 1 и 2 режиме -записи. На выходах 10.3-10.6 формируютс  сигналы выборки приемопередатчиков 18 и 19 и счетчиков 4 и 21 адреса соответственно. На выходе 10.7 (выход элемента ИЛИ-НЕ 44) формируетс  строб записи информации в регистр 11. На выходах 10.8 и 10.10 (выходы элементов ИЛИ 39 и 41) формируютс  стробы записи информации в счетчики 4 и 21 адреса соответственно на выходах 10.9 и 10.11 (выходы элементов ИЛИ 40 и 42) формируютс  сигналы разрешени  обращени  блоков 1 и 2 соответственно в режиме чтени . На выходе 10.12 (выход элемента И 37) формируетс  сигнал, задающий частоту подачи тестовых воздействий на блок 1 при реализации варианта работы с таймером 45 режима автоматической генерации тестовых воздействий и приема ответных реакций.

На выходе 10.13 (выход элемента НЕ 35) формируетс  сигнал с той же частотой, что и на выходе 10.12, но задержанный относительно него и служащий дл  задани  момен- тов съема диагностической информации блоком 2 при реализации варианта работы с таймером 45 режима автоматической генерации тестовых воздействий и приема ответных реакций.

Регистры 12 и 13 служат дл  формировани  в соответствии с временными диаграммами обращени  к блокам 1 и 2 следующих задержанных друг относительно друга групп сигналов:

5 увеличени  на 1 содержимого счетчиков 4 и 21 соответственно (сигналы 12,1 и 13.1); разрешени  обращени  блоков 1 и 2 (сигналы 12.2 и 13.3 соответственно);

0 записи информации в регистр 24 и приема информации из приемопередатчика 20 с трем  устойчивыми состо ни ми на выходе (сигналы 12.3 и 13.2 соответственно). Логические элементы И-ИЛИ-НЕ 14 и 15

5 предназначены дл  формировани  сигналов управлени  регистрами 12 и 13 сдвига в зависимости от режима работы. Указанные сигналы могут формироватьс 

из сигнала с максимальной частотой ра0 боты блоков пам ти, снимаемого с выхода 9.2 делител  9 частоты при установленных разр дах 11.2 и 11.6 регистра 11 режима соответственно;

из программируемых по частоте и вза5 имной задержке сигналов, снимаемых с выходов 10.12 и 10.13 блока 10 при установленных разр дах 11.3 и 11.7 регистра 11 режима соответственно;

из внешних по отношению к устройству

0 контрол  сигналов 28 и Г:9 при установленных разр дах 11.4 и 11.Г регистра 11 режима соответственно;

из программных стробов при обращении к регистру 11 режима и одновременной

5 передаче по шине 25 кода, содержащего Г в разр дах 5 и 13 соответственно.

Логические элементы И-НЕ 16 и Услужат дл  формировани  стробов записи или сигналов увеличении на 1 содержимого

0 счетчиков 4 и 21 соответственно. Дл  организации автоматического режима, когда од- новременно происход т считывание информации из блока 1и запись информации в блок 2, необходимы раздельные шины

5 данных блоков пам ти, С этой целью в устройстве используютс  приемопередатчики 18 и 19 стрем  устойчивыми состо ни ми на выходе. Приемопередатчик 18 передает информацию из общей шины 25 в шину данных блока 1 при подаче сигнала выборки 10.3 приемопередатчика и сигнала записи 10.1

или лиз шины данных блока 1 в общую шину

25при подаче сигнала выборки 10.3 и сигнала считывани  10.2. Приемопередатчик 19 передает информацию из общей шины 25 в шину данных блока 2 при подаче сигнала выборки 10.4 и сигнала записи 10.1 или из шины данных блока 2 в общую шину 25 при подаче сигнала выборки 10.4 и сигнала записи 10.1. или из шины данных блока 2 в общую шину 25 при подаче сигнала выборки 10.4 и сигнала считывани  10.2. Приемопередатчик 20 необходим дл  исключени  вли-  ни  информации, снимаемой с контролируемого модул  3, на информацию, передаваемую на шину данных блока 2 при процессе ее записи во внешнее устройство или считывани  из него. Прошедша  через приемопередатчики 18, 19 и 20 информаци  сопровождаетс  соответствующими сигналами Выполнено (ВП).

Регистр 24 данных служит дл  хранени  тестовой информации, считанной из блока 1 и поступающей на контролируемый модуль 3. Двунаправленна  шина 25 (адреса данных ) предназначена дл  св зи устройства дл  тестового контрол  и диагностики - устройства контрол  - с внешними устройствами , например с микроЭВМ, а также дл  св зи составных частей устройства между собой. По шине 25 могут передаватьс  как адреса, так и данные, при этом передача адреса сопровождаетс  стробом адреса, передающимс  по шине 26 и поступающим на блок 10. Кроме указанного сигнала, по шине

26могут передаватьс 

сигнал записи при выполнении операции записи из внешнего устройства в устройство контрол ;

сигнал чтени  при выполнении операции чтени  из устройства контрол  во внешнее устройство;

сигнал ответа, передающийс  из устройства контрол  во внешнее устройство при завершении операции обмена с внешним устройством.

Шина 27 начальной установки Сброс служит дл  подачи сигнала, устанавливающего в исходное состо ние счетчики 4 и 21, регистр 11 и таймер 45.

Шины 28 и 29 подачи внешних сигналов предназначены дл  реализации одного из вариантов запуска блоков 1 и 2 путем подачи по указанным шинам сигналов с требуемой частотой и задержкой считывани ,

Шина 46 адреса, в простейшем случае выполненна  в виде набора перемычек, соединенных определенным образом с шинами О и 1, присоединенна  к входам программировани  адреса селектора 30 адреса (А), предназначена дл  установки кода,

соответствующего старшим разр дам адреса устройства контрол , при совпадении адреса , приход щего из внешнего устройства, с установленным на шине 46 адресом, и в

зависимости от сигналов на шине 26 (Запись или Чтение) селектор 30 адреса вырабатывает сигналы записи (ЗП) или чтени  (ЧТ), передающиес  низким уровнем, а в зависимости от младших разр дов поступающего адреса формирует сигнал выборки на

0 одном из восьми информационных выходов в соответствии с таблицей (выбранному выходу соответствует О в соответствующей графе таблицы).

Например, пусть внешним устройст5 вом устанавливаетс  двоичный адрес ХХ...ХООО (где XX...XX соответствует разр дам , установленным на шине 46, и по шине 26 подаетс  сигнал записи, при этом по вл етс  импульс выборки на выходе ВКО и

0 сигнал записи на выходе ЗП селектора 30. В результате данные из шины 25 импульсом 10.7 с выхода элемента 44 запишутс  в регстр 11. По завершении цикла записи или чтени  устройство контрол  должно изве5 стить об этом внешнее устройство. Дл  этого используетс  регистр 31. В зависимости от быстродействи  используемых в устройстве контрол  элементов с выхода соответствующего разр да регистра 31 на вход

0 готовности селектора 30 (ГОТ) поступает сигнал, свидетельствующий о завершении цикла записи или чтени . Получив сигнал готовности, селектор 30 устанавливает на шине 26 сигнал овета, означающий дл 

5 внешнего устройства окончание цикла обмена с устройством контрол .

Двухканальный программируемый таймер 45 предназначен дл  формировани  программируемых по частоте и задержан0 ных друг относительно друга сигналов управлени  блоками 1 и 2, при этом каналы организованы на основе двоичных счетчиков . Первый счетчик может работать в режиме программируемого интервального

5 таймера и в режиме программируемого делител  частоты, а второй счетчик - в режиме программируемого интервального таймера. Оба счетчика могут запускатьс  по синхров0 ходам (С1. С2) или входам С01, С02) пуска. Запись кодов временных интервалов в оба счетчика происходит по сигналам записи ЗП и выбора каналов ВК5, В Кб соответственно, поступающим из селектора 30. Дл  выбора

5 режима работы таймера используетс  регистр состо ний, запись в который происходит при поступлении из селектора 30 сигналов записи ЗП и выбора состо ни  ВК7. С первого и второго выходов регистра 32 снимаютс  сигналы, которые служат дл 

формировани  на логических элементах 33 и 38 импульсов сброса выходных сигналов таймера 45, а также импульсов запуска каналов счета на логических элементах 37, 43 и 34. Элемент И 36 служит дл  формировани  сигналов Пуск, поступающего через элемент ИЛИ-НЕ 43 на управп ющий вход таймера 45 при обращении по адресу регистра tl и установке Г в шестом разр де шины 25.

Устройство может работать в следующих режимах:

1.Запись тестовой информации из внешнего устройства в блок 1 и запись нулевой информации в блок 2;

2.Автоматическа  генераци  тестовых воздействий и прием ответных реакций;

2.1.С одновременной выдачей и приемом информации и максимальной частотой работы блоков пам ти (9.2):

2.2.С частотой и задержкой считывани , завис щими от поступлет по шинам 28 и 29 внешних по отношению к устройству сигналов;

2.3.С пересылкой информации по приходу программного строба, по вл ющегос  при достижении заданной комбинации значени  сигналов;

2.4.С возможностью программировани  в широких пределах и с малой дискрет- ностью частоты генерируемых и принимаемых цифровых последовательностей и задержки считывани  (при использовании таймера 45);

3.Чтение внешним устройством информации из блока 2 с целью дальнейшей обработки .

Рассмотрим работу устройства в первом режиме (см. временные диаграммы на фиг.З). На шине Сброс внешним устройством формируетс  сигнал, устанавливающий в нулевое состо ние счетчики 4 и 21, регистр 11 и таймер 45. При этом сигналами с выходов 11.1 и 11.5 регистра 11 блоки 1 и 2 перевод тс  в режим Запись. Внешним устройством по адресду ХХ...ХХ010 подаетс  первое тестовое слово. При этом селектором 30 формируютс  сигналы записи и выборки (выходы 10.1 и 10.3 блока управлени ), происходит передача слова из шины 25 через приемопередатчик 18 на шину блока 1. На адресных входах блока 1 установлен нулевой код. Поэтому информаци  записываетс  в блок 1 по нулевому адресу сигналом разрешени  обращени  ВК, который формируетс  на логических элементах 5 и 7 из сигнала Выполнено (ВП), по вл ющегос  на выходе приемопередатчика 18 одновременно с информацией. Затем по адресу ХХ...ХХ001, соответствующему выбору счетчика 4, подаетс  код адреса 00...01, записываемый в счетчик по сигналу выборки 10.5 и стробу записи 10,8, прошедшему через элемент 16. По адресу ХХ...ХХ010 подаетс  второе тестовое слово, которое заноситс  в блок 1 по установленному адресу 00...01, аналогичным образом происходит запись тестовой информации в остальные  чейки блока 1. При занесении нулевой информа0 ции в блок 2 из внешнего устройства подаетс  информаци  по адресу ХХ...ХХ10. При этом на выходе ВК4 селектора 30 по вл етс  сигнал выборки приемопередатчика 19 (выход 10.4 блока управлени ) и формирует5 с  сигнал записи 10.1. Сигнал разрешени  обращени  к пам ти формируетс  логическими элементами 22 и 6, запись очередного адреса в счетичк 21 происходит по стробу записи 10.10, прошедшему через элемент

0 17 при обращении по адредсу ХХ...ХХ011, перед началом второго режима работы устанавливаютс  начальные адреса в счетчиках 4 и 21. Если первое тестовое слово записано по нулевому адресу блока 1 и перва  ответ5 на  реакци  должна фиксироватьс  по нулевому адресу блока 2, то в счетчиках 4 и 21 устанавливаютс  адреса 11...11. Это св зано с тем, что перед каждым обращением к блокам пам ти в автоматическом режиме

0 происходит увеличение содержимого счетчика адреса на 1 и, следовательно, перед первым обращением в счетчиках 4 и 21 будут установлены требуемые нулевые адреса . Во втором режиме работы возможны

5 различные варианты запуска блоков 1 и 2 (режимы 2.1...2.4). Выбор варианта осуществл етс  в зависимости от записанного по адресу ХХ...ХХООО в регистр 11 кода. Запись кода происходит перед началом работы во

0 втором режиме по формируемому блоком 10 стробу 10.7, записывающему поступающую по разр дам 25.12 5 4, 25.925.12 информацию , причем указанным разр дам шины 25 соответствуют выходы регистра ре5 жима 11.111.4, 11.511.8. При записи в

регистр 11 кода 0010 0011 будет установлен режим 2.1, а при записи кода 1000 1001 - режим 2.2. В режиме.2.3 реализуетс  асинхронный способ формировани  сигналов

0 управлени  блоками 1 и 2, при котором указанные сигналы формируютс  из программных стробов при обращении к регистру 11 и установке 1 в разр дах 5 и 13 шины 25 соответственно. Программные стробы уста5 навливаютс  с помощью внешнего устройства , которое анализирует диагностическую информацию и по достижении заданной комбинации сигналов или через определенное вревм  программно формирует указанные стробы. Возможны различные

сочетани  сигналов управлени  блоками 1 и 2. Например, при записи в регистр 11 кода 0100 0011 будут установлены режимы считывани  блока 1 и записи блока 2, а сигналы управлени  дл  блока 1 на выходе элемента 14 будут формироватьс  из сигнала с максимальной частотой работы блока пам ти, снимаемого с выхода 9,2 делител  9. Сигналы управлени  дл  блока 2 на выходе элемента 15 будут формироватьс  из программируемого по частоте сигнала, снимаемого с выхода 10.13 блока 10 управлени .

Рассмотрим подробно формирование сигналов управлени  при записи в регистр 11 кода 0100 0101 (см. временные диаграммы на фиг.А). Б этом случае перед этапом генерации тестовых воздействий и приема ответных реакций, т.е. перед переходом в режим 2.4, должен быть выполнен этап про- граммировани  таймера 45. Дл  выборки режима работы счетчиков, вход щих в состав таймера 45, в регистр состо ний таймера записываетс  код состо ни , означающий, что оба счетчика будут рабо- тать в режиме программируемого интервального таймера, а их запуск будет происходить поуправл ющим входам С01 и С 02 соответственно. Затем в счетчики записываютс  коды временных интервалов. При этом в первый счетчик записываетс  код частоты сигналов управлени  блоками 1 и 2, а во второй счетчик - код взаимной задержки между указанными сигналами. Код, записываемый во второй счетчик, должен быть не больше кода, записываемого в первый счетчик. По завершении этапа программировани  таймер 45 начинает работу по сигналу Пуск, поступающему на управл ющий вход С01. По указанному сиг- налу разрешаетс  счет импульсов, поступающих на вход С1 таймера 45 . По достижении равенства числа прошедших импульсов с предварительно установленным в первом счетчике кодом на выходе Q1 таймера 45 по вл ютс  импульсы, запускающие регистр 32, сигналы с выходов которого используютс  дл  выработки циклических импульсов сброса выходных сигналов тайм- ра элементами 33 и 38 и циклических им- пульсов запуска счетчиков таймера элементами 37, 43 и 34. В результате импульсы , по вл ющиес  на выходе Q1 таймера 45, а следовательно и на выходе 10.12 блока 10 следу ют с частотой fi 1/ti COOT- ветствующей записанному в первом счетчике коду. А импульсы на выходе Q2 таймера, а следовательно, и на выходе 10.13 блока 10 следуют с такой же частотой, но задержаны относительно указанных на врем  t2. соответствующее записанному во втором счетчике коду 1. Сформированные одним из возможных способов сигналы управлени  с выходов логических элементов 14 и 15 запускают регистры 12 и 13 соответственно. В зависимости от быстродействи  элементов, составл ющих блок пам ти, с выходов соответствующих разр дов регистров 12 и 13 снимаютс  сигналы управлени  12.1,..,,12.3

и 13.113.3 соответственно. По первым

импульсам на выходах 12.1 и 13.1 непосредственно начинаетс  автоматический режим генерации тестов и приема ответных реакций: содержимое счетчиков 4 и 21 увеличиваетс  на 1 и становитс  равным коду 00...00. На вход разрешени  обращени  блока 1 подаетс  сигнал 12.2 и через врем , определ емое задержками элементов блока пам ти, на его выходе по вл етс  тестова  информаци , записываема  в регистр 24 по сигналу записи 12.3. Тестова  информаци  с выходов регистра 24 поступает на контролируемый модуль. В зависимости от кода, записанного в регистре 11. ответна  реакци  контролируемого модул  3 принимаетс  приемопередатчиком 20 по сигналу приема 13.2 одновременно с подачей тестовых воздействий или с программируемой задержкой .

Информаци  с выхода приемопередатчика 20 записываетс  в блок 2 по сигналу разрешени  обращени  13.3 блока пам ти, прошедшему через элемент 6. По вторым импульсам на выходах 12.1 и 13.1 увеличиваетс  на 1 содержимое счетчиков 4 и 21 и процесс генерации тестов и приема реакций продолжаетс  аналогичным образом. При асинхронном способе формировани  сигналов управлени  блоками 1 и 2 указанные сигналы формируютс  таким же образом , однако при этом по вл етс  возможность организации условных запусков . Например, считывание информации из блока 1 может быть выполнено с программируемой задержкой при условии записи в блок 2 определенного кода. При этом анализ записанной информации и прин тие решени  о считывании осуществл ютс  внешним устройством.

Во врем  автоматического режима возможен переход на другую комбинацию сигналов запуска блоков пам ти путем записи соответствующего кода в регистр 11 или прерывание автоматического режима путем записи нулевого кода в регистр 11.

В третьем режиме происходит чтение внешним устройством информации из блока 2. Дл  этого в регистр 11 записываетс  код 0001 0000, перевод щий блок 2 в режим чтени , в счетчике 21 устанавливаетс  нулевой адрес. Внешним устройством устанавливаетс  команда считывани  по адресу ХХ...ХХ100, при этом блоком Ю ормируют- с  сигналы 10.2, 10.4, 10.11. По сигналу 10.11, прошедшему через элемент 6, происходит считывание информации из блока 2, по сигналам считывани  10.2 и выбора приемопередатчика 19 (сигнал 104) информаци  передаетс  с шины данных блока 2 через приемопередатчик 19 на шину 25. Далее в счетчике 21 устанавливаетс  следующий адрес и процесс чтени  информации продолжаетс  аналогичным образом. В каждом цикле чтени  информаци  по шине 25 поступает во внешнее устройство, где накапливаетс , затем обрабатываетс  и поступает на средства отображени  информации (дисплей, печатающее устройство и т.п.).

Claims (2)

1. Формула изобретени  1. Устройство дл  тестового контрол  и диагностики цифровых модулрй, содержащее блок пам ти тестов, блок г ,м ти реакций , блок управлени , первый счетчик адреса, два элемента И, первый элемент ИЛИ, генератор импульсов и делитель частоты , при этом выход первого счетчика адреса подключен к адресному входу блока пам ти тестов, а выход генератора импульсов соединен с входом делител  частоты, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет введени  режимов передачи и приема информации и увеличени  глубины контрол , оно содержит регистр режима, два регистра сдвига, два элемента И-ИЛИ- НЕ, два элемента И-НЕ, три приемопередатчика , второй счетчик адреса, второй элемент ИЛИ, элемент НЕ и регистр данных , вход операции блока управлени , информационные входы первого и второго счетчиков адреса, первые информационные входы-выходы первого и второго приемопередатчиков и информационный вход регистра режима обьединены и образуют информационный вход-выход устройства, вход режима блока управлени   вл етс  входом режима устройства, входы сброса блока управлени , регистра режима и первого и второго счетчиков адреса обьединены и образуют вход начальной установки устройства, первый выход делител  частоты подкючен к синхровходам первого и второго регистров сдвига и первому синхровходу блока управлени , второй синхровход которого соединен с вторым выходом делител  частоты, первые и вторые входы управлени  направлением передачи первого и второго приемопередатчиков подключены соответственно к первому и второму выходам блока

   управлени , входы разрешени  выборки первого и второго приемопеоедатчиков соединены соответственно с третьим и четвертым выходами блока управлени , входы

   разрешени  счета первого и второго счетчиков адреса подключены соответственно к п тому и шестому выходам блока управлени , синхровход регистра режима соединен с седьмым выходом блока управлени , пер0 вые входы первых элементов И-НЕ и И, вторых элементов И-НЕ и И, первого и второго элементов И-ИЛИ-НЕ подключены соответственно с восьмого по тринадцатый выходам блока управлени , четырнадцатый

   5 выход блока управлени   вл етс  выходом индикации устройства, вход записи-считывани  блока пам ти тестов соединен с первым разр дом выхода регистра режима, второй и третий входы первого элемента

   0 И-ИЛИ-НЕ подключены соответственно к третьему и второму разр дам выхода регистра режима, с четвертого по восьмой входы первого элемента И-ИЛИ-НЕ соединены соответственно с вторым выходом делител 

   5 частоты, седьмым выходом блока управлени , п тым разр дом информационного входа-выхода устройства, четвертым разр дом выхода регистра режима и первым так- товым входом устройства, вход

   0 записи-считывани  блока пам ти реакций подключен к п тому разр ду выхода регистра режима, второй и третий входы второго элемента И-ИЛИ-НЕ соединены соответственное седьмым и шестым разр дами выхо5 да регистра режима, с четвертого по восьмой входы второго элемента И-ИЛИ-НЕ подключены соответственно к второму выходу делител  частоты, седьмому выходу блока управлени , тринадцатому разр ду

   0 информационного входа-выхода устройства , восьмому разр ду еыхода регистра режима и второму тактовому входу устройства, выходы первого и второго элементов И-ИЛИ-НЕ соединены с первыми и

   5 вторыми установочными входами соответственно первого и второго регистров сдвига , второй вход и выход первого элемента И-НЕ подключены соответственно к первому разр ду выхода первого регистра сдвига

   0 и тактовому входу первого счетчика адреса, второй вход и выход второго элемента И-НЕ соединены соответственно с первым разр дом выхода второго регистра сдвига и тактовым входом второго счетчика адреса,

   5 первый и второй входы и выход первого элемента ИЛИ подключены соответственно к первому выходу блока управлени , выходу признака выполнени  первого приемопередатчика и второму входу первого элемента И, третий вход и выход которого соединены

   соответственно с вторым разр дом выхода первого регистра сдвига и входом разрешени  обращени  блока пам ти тестов, информационный вход-выход которого подключен к второму информационному входу-выходу первого приемопередатчика и информационному входу регистра данных, вход и выход элемента НЕ соединены соответственно с третьим разр дом выхода первого регис гра сдвига и синхровходом регистра данных, выход которого  вл етс  выходом устройства дл  подключени  к входу контролируемого цифрового модул , первый и второй входы и выход второго элемента ИЛИ подключены соответственно к первому выходу блока управлени , выходу признака выполнени  второго приемопередатчика и второму входу второго элемента И, управл ющий вход и выход третьего приемопередатчика соединены соответственно с вторым разр дом выхода второго регистра сдвига и вторым информационным входом- выходом второго приемопередатчика, вход третьего приемопередатчика  вл етс  входом устройства дл  подключени  к выходу контролируемого цифрового модул , третий вход и выход второго элемента И подключены соответственно к третьему разр ду выхода второго регистра сдвига и входу разрешени  обращени  блока пам ти реакций , адресный вход и информационный вход-выход которого соединены соответственно с выходом второго счетчика адреса и вторым информационным входом-выходом второго приемопередатчика.
2. 2. Устройство поп.1,отличающее- с   тем, что блок управлени  содержит селектор адреса, вда регистра сдвига, три элемента НЕ, два элемента И, п ть элементов ИЛИ, два элемента ИЛИ-НЕ и двухканаль- ный программируемый таймер, информационный вход которого соединен с входом операции блока, управл ющий вход, первый и второй информационные входы и вход готовности селектора адреса подключены соответственно к входу режима блока ; входу операции блока, шине установки адреса блока и выходу первого регистра сдвига, выход записи и выход чтени  селектора адреса соединены соответственно с входами записи и чтени  двухканального программируемого таймера, первым и вторым установочными входами первого регистра сдвига и  вл ютс  первым и вторым выходами блока, синхровход первого регистра сдвига  вл етс  первым сичхровходом блока , синхровход второго регистра сдвига под- ключен к второму синхровходу блока, который, кроме того, соединен с первым и вторым синхровходами двухканального

   программируемого таймера, первый информационный выход которого подключен к первому и второму установочным входам второго регистра сдвига, первый и второй

   входы и выход первого элемента ИЛИ-НЕ соединены соответственно с выходами первого и второго элементов И и первым входомпускадвухканального программируемого таймера, первый и вто0 рой входы первого элемента И подключены соответственно к шестому разр ду входа опепации блока и выходу второго элемента ИЛИ-НЕ, первый и второй входы второго элемента И соединены соответственно с

   5 первым выходом второго регистра сдвига и выходом первого элемента НЕ, вход которого подключен к второму выходу второго регистра сдвига, первый и второй входы и выход первого элемента ИЛИ соединены со0 ответст венно с первым выходом первого регистра сдвига, выходом первого элемента НЕ и входами сброса первого и второго каналов двухканального программируемого таймера, вход общего сброса которого  вл 5 етс  входом сброса блока, выход второго элемента И  вл етс  двенадцатым выходом блока и подключен к входу второго элемента НЕ, выход которого соединен с вторым входом пуска двухканального программируе0 мого таймера, второй информационный выход которого подключен к входу третьего элемента НЕ, выход которого  вл етс  тринадцатым выходом блока, выход признака адреса селектора адреса  вл етс  четыр5 нлдцатым выходом блока, первый и второй входы и выход второго элемента ИЛИ-НЕ соединены соответственно с первым информационным выходом и выходом записи селектора адреса и седьмым выходом блока,

   0 первый и второй входы и выход второго элемента ИЛИ подключены соответственно к второму информационному выходу и выходу записи селектора адреса и восьмому выходу блока, второй информационный выход се5 лектора адреса  вл етс  п тым выходом блока, первый и второй входы и выход третьего элемента ИЛИ соединены соответственно с третьим информационным выходом и выходом чтени  селектора адреса и дев 0 тым выходом блока, третий информационный выход селектора адреса  вл етс  третьим выходом блока, первый и второй входы и выход четвертого элемента ИЛИ подключены соответственно к четвертому

   5 информационному выходу и выходу записи селектора адреса и дес тому выходу блока, четвертый информационный выход селектора адреса  вл етс  шестым выходом блока, первый и второй входы и выход п того элемента ИЛИ соединены соответственно с п тмм информационным выходом и выходом чтени  селектора адреса и одиннадцатым выходом блока, п тый информационный выход селектора адреса  вл етс  четвертым выходом блока, а с шестого по восьмой ин-

   формационные выходы селектора адреса подключены соответственно к входам выбора первого и второго каналов и входу выборасосто ни двухканального программируемого таймера.

   Фиг. 2

   3®0®00(

   v

   Hod OOfQOOH

   Адрес //...//

   Ч( Адрес f)..Т/Г

   Подготовка н работе

   /W AA/WWIAA/IA

   У

   V

   и

   и

   t/

   л.

   п г

   и

   и

   Л

   о I X /

   ЛГ

   Л

   У

   Гее/77 Г$

   Автоматический режим

   фигЛ

   €

   ь

   ч

   $

   о

   В з

   ъ

   .

   ,1

   5