SU1190363A1 - Устройство дл программного управлени - Google Patents

Устройство дл программного управлени Download PDF

Info

Publication number
SU1190363A1
SU1190363A1 SU843768567A SU3768567A SU1190363A1 SU 1190363 A1 SU1190363 A1 SU 1190363A1 SU 843768567 A SU843768567 A SU 843768567A SU 3768567 A SU3768567 A SU 3768567A SU 1190363 A1 SU1190363 A1 SU 1190363A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
pulse
memory block
counter
Prior art date
Application number
SU843768567A
Other languages
English (en)
Inventor
Леонид Алексеевич Литвин
Владимир Николаевич Ильяшев
Original Assignee
Предприятие П/Я Ю-9420
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Ю-9420 filed Critical Предприятие П/Я Ю-9420
Priority to SU843768567A priority Critical patent/SU1190363A1/ru
Application granted granted Critical
Publication of SU1190363A1 publication Critical patent/SU1190363A1/ru

Links

Landscapes

  • Pulse Circuits (AREA)

Abstract

УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ, содержащее генератор импульсов, подключенный выходом к первому входу первого элемента И, соединенного вторым входом с пр мым выходом первого триггера, а выходом - со счетным входом первого счетчика импульсов, первый блок пам ти, подключенный управл ющим входом к выходу элемента задержки, а адресным входом - к выходу второго счетчика импульсов, дешифратор, формирователь импульсов и элемент ИЛИ, св занный первым входом с входом устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства, в него введены Jr второй блок пам ти, по числу каналов управлени  - вторые триггеры, вторые и третьи элементы И, подключенные выходами соответственно к единичному и .нулевому входам соответствующего триггера, первыми входами - к соответствующему первому выходу второго блока пам ти, а вторыми входами - к соответствующему второму выходу второго блока пам ти, соединенного управл ющим входом с выходом элемента задержки, а адресным входом - с выходом второго счетчика импульсов, св занного входом обнулени  с первым выходом дешифратора, а счетным входом - с входом элемента задержки и с выходом формировател  импульсов, подключенного входом к выходу ИЛИ, св занного вторым входом с выходом первого i счетчика импульсов, подключенного установочным входом к информационному выходу (Л первого блока пам ти и к входу дешифратора , соединенного вторым входом с нулевым входом триггера, подключенного единичным входом к первому входу элемента ИЛИ. IHIh ;о о 00 Од со

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах управлени  циклическими процессами по заданным программам .
Целью изобретени   вл етс  расширение функциональных возможностей устройства за счет формировани  сигналов управлени  и временных интервалов между ними дл  нескольких каналов управлени  одновременно и независимо друг от друга.
На фиг. 1 представлена блок-схема устройства; на фиг. 2 - структура управл ющего слова; на фиг. 3 - циклограммы работы каналов; на фиг. 4 - таблица временных интервалов и управл ющих действий; на фиг. 5 - схема элемента задержки; на фиг. 6 - временные диаграммы работы устройства .
Устройство содержит дещифратор 1, первый триггер 2, вход устройства 3, элемент ИЛИ 4, первый элемент И- 5, генератор 6 импульсов, первый счетчик 7 импульсов, формирователь 8 импульсов, элемент 9 задержки , второй счетчик 10 импульсов, первый блок 11 пам ти, второй блок 12 пам ти, вторые элементы И , вторые триггеры 14i-14„, третьи элементы И 15i - 15п, выходы 16i-16„ устройства, первые и вторые выходы 17i-17п, 18i-18п второго блока пам ти.
Элемент 9 задержки содержит резистор 19, четвертый и п тый элементы 20 и 21 и емкость 22.
Управл ющее слово блока 12 пам ти имеет вид, представленный на фиг. 2. На каждый канал отведено два разр да слова. Информационные пол  23i и 24i ,..., 23п и 24„ относ тс  соответственно к каналам 1, ..., п. В поле 23; заноситс  информаци , указывающа  на необходимость выполнени  управл ющего действи  В/-М канале: код «1 - производить управл ющее действие, код «О - не производить управл ющего действи .
В поле 24, заноситс  информаци , определ юща  направление управл ющего действи  в г-м канале: код «1 - «включить, код «О - «отключить.
Счетчик 7 представл ет собой синхронный двоичный счетчик, работающий в режиме вычитани . Он может быть выполнен на микросхемах типа К155 ИЕ7. На выходе счетчика импульс формируетс  при по влении на выходах всех разр дов счетчика 7 логического «О и когда импульс от генератора 6, подаваемый через элемент И на вычитающий счетный вход, находитс  в состо нии логического «О. Разр дность счетчика 7 определ етс  разр дностью слова блока 11 пам ти.
Блоки 11 и 12 представл ют собой перепрограммируёмые посто нные запоминающие устройства, работающие в режиме считывани  записанной в них информации, могут быть выполнены на микросхемах типа
К573 РФ2. В блок 11 записываютс  двоичные коды величин временных интервалов, количество которых определ етс  следующим образом .
В процессе подготовительной работы при анализе заданных циклограмм работы всех каналов определ ют и фиксируют на общей оси времени все моменты, в которые необходимо производить соответствующие управл ющие действи : включить или отклю0 чить (фиг. 3).
По полученным данным составл ют таблицу , приведенную на фиг. 4, в которую
занос т номера точек фиксации 1 т,
временные интервалы i, ..., tm и обозначени  управл ющих действий в каналах 1, ..., п
5 в виде «1 - «включить, «О - «отключить, «- - управл ющего действи  не производить .
Номера точек представл ют собой адреса дл  блоков 11 и 12, величины временных интервалов по каждому адресу - содержимое
пам ти блока 11, обозначение управл ющих действий по всем каналам по каждому адресу в виде управл ющих слов (фиг. 2) - содержимое пам ти блока 12.
Формирователь 8 импульсов предназначен дл  формировани  импульсов укороченной длительности и может быть выполнен на микросхеме типа К155 АГ1.
Элемент 9 задержки может быть выполнен на микросхемах серии К155.
Дешифратор 1 выбирает две кодовые
комбинации кода временного интервала: код «1, в этом случае сигнал по вл етс  на его первом выходе, код «О - сигнал по вл етс  на втором выходе.
Счетчик 10 представл ет собой обычный двоичный счетчик, разр дность которого определ етс  количеством точек фиксации моментов управл ющих действий.
Устройство работает следующим образом.
В исходном положении счетчик 7 и 10
и триггер 2 наход тс  в нулевом состо нии.
0 Сигнал включени  устройства, поступающий по входу 3, устанавливает триггер 2 в единичное состо ние и через элемент ИЛИ 4 поступает на вход формировател  8, формирующего с переднего фронта запускающего сигнала короткий импульс, который
5 по счетному входу устанавливает счетчик 10 в состо ние «1 и поступает на вход элемента 9 задержки. Задержанный импульс с выхода элемента 9 задержки поступает на управл ющий вход блока 11 пам ти и производит в соответствии с адресом, поступающим из счетчика 10, считывание кода первого временного интервала, который заноситс  по информационным входам в счетчик 7, устанавлива  его в соответствующее состо ние «/.
Одновременно с этим импульс с элемента 9 задержки поступает на управл ющий вход блока 12 пам ти, на адресных входах которого присутствует код «1 с выхода счетчика 10, и производит считывание первого
управл ющего слова. Одноразр дные коды с информационных полей 23i 23п, указывающие на необходимость выполнени  управл ющих действий, и с информационных полей 24л, указывающие на направление управл ющих действий: «включить или «отключить, поступают соответственно на первые и вторые входы элементов И 13i и 15i, ..., 13„ и 15п. С выходов элементов И 13, ..., 13„, на выходах которых совпали единичные коды, сигналы поступают на единичные входы соответствующих триггеров 14i, ..., 14„, производ  их включение, а с выходов элементов И 15i. ..., 15„ на первых и вторых входах которых совпали коды соответственно «О и «1, сигналы поступают на нулевые входы соответствующих триггеров 14i, ..., 14„, производ  их отключение. С единичных выходов триггеров 14i, ..., 14п,  вл ющимс  выходами устройства 16i, ..., 16п, сигналы поступают на исполнительные устройства каналов объекта или объектов управлени .
Импульсы от генератора 6 через элемент И 5, на втором входе которого присутствует разрещающий сигнал с единичного выхода триггера 2, поступают на счетный вход счетчика 7, производ  вычитание единиц с записанного в него кода. При вычитании последней единицы счетчик 7 устанавливаетс  в состо ние «О и по окончанию импульса от генератора 6 выдает на выход сигнал «1, который через элемент ИЛИ 4 поступает на вход формировател  8. На этом отработка первого временного интервала заканчиваетс  (фиг. 6, участок «а).
Импульс с выхода формировател  8 увеличивает содержимое счетчика 10 на единицу и, пройд  элемент 9 задержки, производит считывание из блока 11 кода следующего временного интервала, а также считывание из блока 12 следующего управл ющего слова.
В дальнейшем работа устройства по отработке заданных временных интервалов (фиг. 6, участок «6-) происходит аналогично описанной дл  первого временного интервала .
После вычитани  последней единицы из кода порледнего т-интервала, наход щегос  в счетчике 7, последний становитс  в COCTOJ ние «О (фиг. 6, участок «в) и после окончани  импульса генератора 6 выдает на выход единичный сигнал, с которого формируетс  импульс, увеличивающий содержимое счетчика 10 на единицу. По этому адресу задержанным элементом 9 импульсом происходит в случае задани  циклического режима 0 работы устройства считывание из блока 11 кода «1, поступающего по информационным входам в счетчик 7 и, на вход дешифратора 1. Декодиру  этот код, дешифратор 1 представл ет на первом выходе сигнал, который по установочному входу сбрасывает в состо ние «О счетчик 10.
5
Следующий импульс от генератора б устанавливает в состо ние «О счетчик 7, на выходе которого по вл етс  сигнал «I, поступающий на вход формировател  8. Выходной импульс формировател  8 устанавливает в состо ние «1 счетчик 11 и,
0 пройд  элемент 9 задержки, производит считывание кода первого временного интервала из блока 11. Работа устройства происходит по очередному циклу.
Таким образом, обеспечиваетс  непрерывна  циклическа  работа устройства.
В случае задани  работы устройства в единичном цикле после вычитани  последней единицы (фиг. 6, участок «г) из счетчика 7 и формировани  импульса формирователем 8 с последующим занесением его 0 в счетчик 10 происходит считывание из блока 11 кода «О, который поступает на вход дешифратора 1. Декодиру  этот код, дешифратор представл ет на втором выходе сигнал, который устанавливает триггер 2 в нулевом состо ние. Работа устройства прекращаетс , 5 поскольку триггер 2 блокирует по первому входу элемента И 5 поступление импульсов от генератора 6 на счетный вход счетчика 7.
Устройство обеспечивает формирова ние сигналов управлени  и временных интерва0 лов между ними дл  нескольких каналов управлени  одновременно и независимо друг от друга, что расшир ет функциональные возможности устройства.
Информаци 
Информаци  дл  п-го канала дл  L-ZO канала
V
Инсрормаци  дл  канала
Фиг.г
/ г 3 it 5 е 1 I
Фиг.З
Номера
/77Г .

Claims (1)

  1. УСТРОЙСТВО ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ, содержащее генератор импульсов, подключенный выходом к первому входу первого элемента И, соединенного вторым входом с прямым выходом первого триггера, а выходом — со счетным входом первого счетчика импульсов, первый блок памяти, подключенный управляющим входом к выходу элемента задержки, а адресным входом — к выходу второго счетчика импульсов, дешифратор, формирователь импульсов и элемент ИЛИ, связанный первым входом с входом устройства, отличающееся тем, что, с целью расширения функциональных возможностей устройства, в него введены второй блок памяти, по числу каналов управления — вторые триггеры, вторые и третьи элементы И, подключенные выходами соответственно к единичному и нулевому входам соответствующего триггера, первыми входами — к соответствующему первому выходу второго блока памяти, а вторыми входами — к соответствующему второму выходу второго блока памяти, соединенного управляющим входом с выходом элемента задержки, а адресным входом — с выходом второго счетчика импульсов, связанного входом обнуления с первым выходом дешифратора, а счетным входом — с входом элемента задержки и с выходом формирователя импульсов, подключенного входом к выходу элемента ИЛИ, связанного вторым входом с выходом первого счетчика импульсов, подключенного установочным входом к информационному выходу первого блока памяти и к входу дешифратора, соединенного вторым входом с нулевым входом триггера, подключенного единичным входом к первому входу элемента ИЛИ.
    фиг. 1
SU843768567A 1984-05-31 1984-05-31 Устройство дл программного управлени SU1190363A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843768567A SU1190363A1 (ru) 1984-05-31 1984-05-31 Устройство дл программного управлени

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843768567A SU1190363A1 (ru) 1984-05-31 1984-05-31 Устройство дл программного управлени

Publications (1)

Publication Number Publication Date
SU1190363A1 true SU1190363A1 (ru) 1985-11-07

Family

ID=21129825

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843768567A SU1190363A1 (ru) 1984-05-31 1984-05-31 Устройство дл программного управлени

Country Status (1)

Country Link
SU (1) SU1190363A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1003021, кл. G 05 В 19/18, 1983. Авторское свидетельство СССР № 1057927, кл: G 05 В 19/18, 1983. *

Similar Documents

Publication Publication Date Title
SU1190363A1 (ru) Устройство дл программного управлени
SU1179373A1 (ru) Устройство дл вычислени объединени множеств
SU478445A1 (ru) Устройство дл селекции асинхронных информационных потоков
SU1636840A1 (ru) Устройство дл ввода информации
SU1667075A1 (ru) Устройство дл тестового контрол и диагностики цифровых модулей
SU1179356A1 (ru) Устройство дл ввода-вывода информации
RU2076455C1 (ru) Селектор импульсов заданной кодовой комбинации
SU1149256A1 (ru) Устройство идентификации адреса магистрального модул
SU1008763A1 (ru) Устройство дл приема телеметрической информации
SU1418656A1 (ru) Коммутатор дл управлени шаговым двигателем
SU1510099A1 (ru) Преобразователь последовательного кода в параллельный
SU964631A1 (ru) Устройство дл сравнени чисел
SU1444744A1 (ru) Программируемое устройство дл вычислени логических функций
SU690646A1 (ru) Устройство дл передачи и приема дискретной информации
SU1111203A1 (ru) Устройство дл управлени блоками пам ти
SU666545A1 (ru) Устройство дл преобразовани кодов с одного зыка на другой
SU1307587A1 (ru) Делитель частоты с переменным коэффициентом делени
SU1149241A1 (ru) Устройство дл ввода информации от датчиков
SU1003071A1 (ru) Устройство дл сравнени чисел
SU1424054A1 (ru) Запоминающее устройство
SU447754A1 (ru) Запоминающее устройство
SU1427589A1 (ru) Устройство дл приема дискретной информации
SU1135016A1 (ru) Анализатор зуммерных сигналов
SU1171828A1 (ru) Устройство дл сбора и передачи информации
SU1200343A1 (ru) Запоминающее устройство дл телеграфного аппарата