SU1149256A1 - Устройство идентификации адреса магистрального модул - Google Patents

Abstract

УСТРОЙСТВО ИДЕНТИ ШКАЦИИ АДРЕСА МАГИСТРАЛЬНОГО МОДУЛЯ, содержащее регистр адреса, группа информационных входов которого  вл етс  первой группой входов данных устройства , и компаратор, перва  группа информационных входов которого соединена с группой информационных выходов регистра адреса, втора  группа информационных входов ксфтаратора соединена с первого по п-й разр дными входакш (п-разр дность адреса) группы адресных входов устройства, выход компаратора  вл етс  выходом выборки устройства , отличающеес  тем, что, с целью распиренн  области применени  за счет увеличени  адресного пространства, в него введены триггер, три элемента И, два элемента Й-НЕ и коммутатор, группа вЫ- ходов которого  вл етс  группой информационных выходов устройства, перва  группа информационных входов коммутатора соединена с группой информационных выходов регистра адреса, втора  группа информационных входовкоммутатора  вл етс  второй группой входов данных устройства, управл ющий вход коммутатора соединен с (п+1)-м разр дным входом группы адресных входов устройства, разрешающий вход коммутатора соединен с инверсным входом первого элемента И и с выходом первого элемента И-НЕ, первый вход которого  вл етс  входом управлени  чтением устройства, второй вход соединен с выходом компаратора , разрешак ций вход которого соединен с выходом второго элемента И, первый вход которого  вл емс  входом управлени  выборкой устрой (Л ства, второй вход второго элемента И соединен с (п+1)-м разр дным выходом регистра адреса, вход синхронизации которого соединен с выходом второго элемента И-НЕ, первый вход которого  вл етс  входом управлени  записью устройства, а второй вход la соединен с пр мым выходом триггера Ю У1 и с первым входом третьего элемента И, второй вход которого соединен с третьим входом второго элемента И-НЕ 35 и с входсш приоритета устройства, а выход соединен с выходом начальной выборки устройства и с пр мьш входом первого элемента И, выход которо-го соединен с входом сброса триггера , инверсный выход которого  вл ет , с  выходом приоритета устройства, а установочный вход соединен с входами установки регистра адреса и устройства .

Description

f1 Изобретение относитс  к вычислительной технике, в частности к устройствам идентификации адреса периферийных модулей выч слительной системы . Известно устройство дл  сопр жени  периферийного модул  с общей магистралью вычислительной системы, использующее блок идентификации, который содержит узел хранени  адреса и схему сравнени  адреса lj . Недостаток устройства - ограни-ценные функционгшьные возможности, обусловленные невозможностью програм много изменени  адреса периферийного .чюдул . Наиболее близким техническим решением к изобретению  вл етс  узел идентификации адреса магистрального модул , содержащий первую схему срав нени , выход-которого соединён с выходом выборки узла, перва  группа входов первой схемы сравнени  соединена с первой группой адресных входов узла, содержит регистр адреса модул , бЛок пам ти и вторую схему сравнени , при чем информационные входы регистра адреса модул  соединены со второй группой адресных входов узла, группа выходов регистра адреса модул  соедй иена со второй группой входов первой схемы сравнени , вход управлени  записью в регистр адреса модул  соединен с выходом второй схемы сраанени , перва  группа входов которой соединена с группой выходов блока пам ти, втора  группа входов второй схемы сравнени  соединена с, первой и третьей грзшпами адресных входов узла. Оперативное задание и изменение адреса выборки в известном устро стве достигаетс  за счет записи адpechoro кода в регистр адреса, выбор ка которого производитс  по адресу, содержащемус  в блоке пам ти 2 , Недостатком известного устройства  вл етс  ограниченное адресное прост ранство, что обусловлено необходимостью использовать дополнительный неизмен емый адрес, по которому про -изводитс  запись в регистр переменного адреса. Целью изобретени   вл етс  расширение области применени  за счет увеличени  адресного пространства устройства. Поставленна  цель достигаетс  тем что в устройство идентификации адре6 са магистрального модул , содержащего регистр адреса, группа информационных входов которого  вл етс  первой группой входов данных устройства , и компаратор, перва  группа информационных входов которого соединена с группой информационных выходов регистра адреса, а втора  группа информационных входов компаратора соединена с первого по п-й разр дньми входами (п - разр дность адреса) группы адресных входов устройства, а выход компаратора  вл етс  выходом выборки устройства, дополнительно введены триггер, три элемента И, два элемента Й-НЕ и коммутатор , группа выходов которого  вл етс  группой информационных выходов устройства, перва  группа информационньк входов коммутатора соединена с группой информационных выходов регистра адреса, втора  группа информационных входов коммутатора  вл етс  второй группой входов данных устройства, управл ющий вход коммутатора соединен с (п+1)-ым разр дным входом группы адресных входов устройства, а разрешакшщй вход коммутатора соединен с инверсным входом первого элемента И и с выходом первого элемента И-НЕ, первый вход которого  вл етс  входом управлени  чтением устройства, а второй вход соединен с выходом компаратора, разрешанлций вход которого соединен с выходом второго элемента И, первый вход которого  вл етс  входом управлени  выборкой устройства, а второй вход второго элемента И соединен с (п+1)-ым разр дным выходом регистра адреса,вход синхронизации которого соединен с выходом второго элемента И-НЕ, первый вход которого  вл етс  входом управлени  записью устройства , а второй вход соединен с пр мым выходом триггера и с первым входом третье-, го элемента И, второй вход которого соединен с третьим входом второго элемента И-НЕ и с входом приоритета устройства, а выход соединен с выходом начальной выборки устройства и с пр мым входом первого элемента И, выход которого соединен со входом сброса триггера, инверсный выход которого  вл етс  выходом приоритета устройства, а установочный вход соединен со входами установки регистра адреса и устройства.

На фиг. 1 предста-влена принципиальна  схема устройства; на фиг. 2 временна  диаграмма его работыi

Устройство идентификации адреса магистрального модул  содержит регистр 1 адреса, триггер 2, элемент И-НЕ 3, элемент И 4, элемент И-НЕ 5, элементы И 6 и 7, компаратор 8, коммутатор 9, группу адресных входов 10, группу входов 11 данных, вход 12 установки, вход 13 управлени  выборкой, вход 14 управлени  заЛисью вход 15 приоритета,вход 16 управлени  чтением, группу входов 17 данных , выход 18 приоритета, группу информационных выходов 19, выход 20 на чальной выборки и выход 21 выборки.

Устройство используетс  в блоках сопр жени  периферийных модулей вычислительной системы с магистралью и обеспечивает выборку модул  по адресу, который может автоматически измен тьс  в процессе работы. Дл  изменени  адреса выборки ЭВМ организуетс  специальный приоритетный цикл записи новых адресов во все устройства, подключенные к магистрали . Приоритет устройства определ етс  местом его подключени  к магистрали и действует только в цикле записи адреса.

Магистральными св з ми устройства  вл ютс  входы 10 - 14 и J6 и выходы 18 и 20. Вход 15 каждого последующего устройства магистрали соедин етс  с выходом 18 предьщущего, образу  последовательную приоритетную цепь. Входы 17 и выходы 20 и 21 св заны только с периферийным модулем, подключенным к данному устройству .

Устройство работает следующим образом .

В начале цикла записи адресов по входу 12 поступает импульсный сигнал , который очищает регистр 1 и устанавливает триггер 2 в состо ние 1. Это приводит к сн тию сигнала с выхода 18, в результате чего запрещаетс  работа устройства с более низким приоритетом. До тех пор, пока на входе 15 действует низкий уровень, устройство не реагирует на сигналы, действующие по остальным входам, и на выходах 20 и 21 сигналы отсутствуют (цикл Т1 на фиг. 2).

При поступлении сигнала приоритета по входу 15 откроетс  элемент И 6 и сформирует на выходе 20

начальной выборки сигнал высокого уровн , означающий, что устройство перешло в режим записи адреса. После этого по входу 14 в устройство поступит импульсный сигнал, который откроет элемент И-НЕ 5 и занесет в регистр 1 адрес выборки, установленный на группе входов 11 (цикл Т2).

После того, как адрес выборки будет записан в регистр 1, производитс  его проверка, и устройство переводитс  в режим хранени  адреса. Дп  этого на группу адресных входов 10 подаетс  код адреса выборки (записанньш перед этим в регистр 1), а по входу 13 поступает сигнал управлени  выборкой, которьш открывает элемент И 4, разреша  сравнение адресных кодов с регистра 1 и с адресных входов 10 с помощью компаратора

8.Сигнал сравнени  поступает на выход 21 выборки, а также на вход элемента И-НЕ 3. Последний открываетс  сигналом по входу 16 управлени  чтением, разреша  вывод содержимого регистра 1 на группу информационных выходов 19 через коммутатор 9 (цикл ТЗ). Одновременно открываетс  элемент И 7, который сбрасывает триггер 2, перевод  устройство из режима записи в режим хранени  адреса . Триггер 2 подаст сигнал высокого уровн  на выход 18, разреша  .запись адреса в,следующее устройство.

В режиме хранени  адреса устройство обеспечивает выборку подключенного к нему модул , формиру  сигнал выборки на выходе 21 при поступлении своего адреса по группе адресных входов 10 и сигналов высокого уровн  о входам 13 и 16, Одновременно производитс  передача информации с информационных аходрв ,17 на информационные эыходы 19 (цикл ТА) через коммутатор

9.Управление кснфсутатором осуществ етс  (п-ь1)-ым разр дом адреса выборки , который  вл етс  служебным.

Таким образом, предлагаемое уст-, ойство обеспечивает по сравнению с звестным расЕшрение адресного пространства , поскольку запись в него ового адресного кода производитс  на приоритетной основе, и в цикле записи адреса. Это позвол ет отказатьс  от использовани  дополнительнего неизмен емого адреса, по котоому в известном устройстве произво-, итс  выборка регистра адреса.

/7/7

Claims (1)

1. УСТРОЙСТВО ИДЕНТИФИКАЦИИ АДРЕСА МАГИСТРАЛЬНОГО МОДУЛЯ, содержащее регистр адреса, группа информационных входов которого является первой группой входов данных устройства, и компаратор, первая группа информационных входов которого соединена с группой информационных выходов регистра адреса, вторая группа информационных входов компаратора соединена с первого по n-й разрядными входами '(η-разрядность адреса) группы адресных входов устройства, выход компаратора является выходом выборки устройства, отличающееся тем, что, с целью распмрения- области применения за счет увеличения адресного пространства, в него введены триггер, три элемента И, два элемента И-НЕ и коммутатор, группа выходов которого является группой информационных выходов устройства, первая группа информационных входов коммутатора соединена с группой информационных выходов регистра адреса, вторая группа информационных входовкоммутатора является второй группой входов данных устройства, управляющий вход коммутатора соединен с (п+1)-м разрядным входом группы адресных входов устройства, разрешающий вход коммутатора соединен с инверсным входом первого элемента И и с выходом первого элемента И-НЕ, первый вход которого является входом управления чтением устройства, второй вход соединен с выходом компаратора, разрешающий вход которого соединен с выходом второго элемента И, первый вход которого является входом управления выборкой устройства, второй вход второго элемента И соединен с (п+1)-м разрядным выходом регистра адреса, вход синхронизации которого соединен с выходом второго элемента И-НЕ, первый вход которого является входом управления записью устройства, а второй вход соединен с прямым выходом триггера и с первым входом третьего элемента И, второй вход которого соединен с третьим входом второго элемента И-НЕ и с входом приоритета устройства, а выход соединен с выходом начальной выборки устройства и с прямым входом первого элемента И, выход которо>го соединен с входом сброса триггера, инверсный выход которого является выходом приоритета устройства, а установочный вход соединен с входами установки регистра адреса и устройства.

   SU .1149256 >

   ί 1149256