SU1661770A1 - Генератор тестов - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при тестировании цифровой аппаратуры. Цель изобретени  - упрощение генератора. Генератор содержит блок пам ти тестов, счетчик адреса, два элемента И, элемент НЕ, регистр и коммутатор. Генератор обеспечивает простоту формировани  тестов дл  контролируемых объектов с двунаправленными выводами. 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при тестировании цифровой аппаратуры .

Цель изобретени  - упрощение генератора .

На фиг. 1 показана структурна  схема .генератора тестов; на фиг. 2 - структурна  схема коммутатора.

Генератор содержит блок 1 пам ти, тестов, счетчик 2 адреса, два элемента И 3 и 4, элемент НЕ 5, регистр 6, коммутатор 7, выходные шины 8, вход 9 синхронизации, вход 10 сброса счетчика 2. Коммутатор (фиг. 2) содержит п триггеров 11.1-11.ri и п шинных формирователей 12.1-12.п.

Генератор работает следующим образом .

Контролируемый блок имеет п выводов , каждый из которых может быть входным и выходным. Управление выводами осуществл етс  с помощью вектора

коммутации, записанного нар ду с тестовыми словами в блок 1 пам ти тестов . Последовательность слов, считываемых из блока 1 пам ти тестов, всегда начинаетс  с вектора коммутации, который устанавливает входы и выходы коммутатора /, затем считываютс  тестовые слова. При необходимости изменени  назначени  выводов коммутатора 7 из блока 1 пам ти тестов считываетс  новый вектор коммутации, а затем тестовые слова. В исходное нулевое состо ние счетчик 2 адреса устанавливаетс  сигналом, поступающим на вход 10 сброса. Считывание из блока 1 пам ти тестов производитс  в соответствии с изменением состо ни  счетчика 2 адреса, переключение которого происходит по заднему фронту сигнала, поступающего по входу 9 синхронизации.

При установке в исходное состо ние счетчика 2 адреса на группе выхо (Л

оэ

оэ

sj sj

дов блока 1 пам ти формируетс  код вектора коммутации (содержимое  чей кй с нулевым адресом). При этом на выходе блока 1 пам ти формируетс  ло- гическа  единица, что преп тствует проходу сигналов через элемент И 3.

По переднему фронту первого синхросигнала с входа 9 открываетс  эле- йент И 4. По сигналу с выхода элемен- JQ tfa И 4 код вектора коммутации записываетс  в коммутатор 7. По заднему фронту этого же синхросигнала на выходе блока 1 пам ти формируетс  код первого слова теста. По переднему фрон- 15 ty второго синхросигнала с входа 9 сигнал с выхода элемента И 3 (при ло- ическом нуле на выходе блока 1 пам ти ) поступает на синхровход регистра 6, после, чего код слова теста с выхода 2 регистра 6 через коммутатор 7 поступает на входы контролируемого блока. Ответные реакции контролируемого блока через коммутатор 7 поступают на выходные шины 8.2

Коммутатор 7 работает следующим образом .

При поступлении сигнала с элемента И 4 на синхрсгвход триггеров 11.1-11.ti последние устанавливаютс  в состо 3

ние, соответствующее вектору коммутации . Состо ни  триггеров определ ют направлени  передачи данных через соответствующие шинные формирователи 12.1-12.п. Например, шинный формир о- ватель 12.1 может пропускать инфор

5

0

5

мацию от регистра 6 на контролируемый блок или от контролируемого блока на шины 8.

Claims (1)

1. Формула изобретени 

   Генератор тестов, содержащий блок пам ти тестов, счетчик адреса, два элемента И, элемент НЕ, регистр и коммутатор , причем вход синхронизации генератора тестов соединен с первыми входами первого и второго элементов И и счетным входом счетчика адреса, группа разр дных выходов которого соединена с группой адресных входов блока пам ти тестов, группа выходов которого соединена с группой .информационных входов регистра и с первой группой информационных входов коммутатора, втора  группа информационных входов которого соединена с группой выходов регистра, второй вход первого элемента И соединен с выходом элемента НЕ, группа выходов коммутатора  вл етс  группой выходов генератора , отличающийс  тем, что, с целью упрощени  генератора тестов, выход разр да признака вектора коммутации блока пам ти тестов соединен с входом элемента НЕ и с вторым входом второго элемента И, выход которого соединен с входом управлени  коммутатора, управл ющий вход регистра соединен с выходом первого элемента И.

   «Ъ

   И

   Фиг. Z ,