SU1111203A1 - Устройство дл управлени блоками пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ БЛОКАМИ ПАМЯТИ, содержащее п блоков синхронизации (п 1,2,...), П блоков, пам ти (), регистр адреса обращени , выходной коммутатор, блок управлени , содержащий И блоков сравнени , элемент ИЛИ-НЕ, элемент ИПИ,п элементов И, дешифратор, счетчик и элемент эадержки, причем выходы блоков пам ти соединены с информационными входами выходного коммутатора, выход которого  вл етс  выходом устройства , адресные входы блоков пам ти соединены с выходами первой группы регистра адреса обращени , вход которого  вл етс  адресным входом устройства, i -и

Description

Изобретение относитс  к вычислительной технике и может быть использ вано в качестве устройства дл  управ лени  блоками пам ти с повышенным быстродействием. Известны устройства дл  управлени блоками пам ти, содержащие блоки синхронизации, вход щие ь состав каж дого блока пам ти регистр адреса, вы ходной коммутатор, устройство управлени  l и 2. К недостаткам этих устройств отно ситс  большое количество оборудовани нар ду с его непроизводительными про сто ми. Наиболее близким к предлагаемому  вл етс  устройство дл  управлени  блоками пам ти, содержащее п блоков синхронизации (,2,...). группу бл ков пам ти, регистр адреса обращени  выходной коммутатор и блок управлени , содержащий п блоков сравнени , элемент ИЛИ-НЕ, элемент ИЛИ, п элеме тов И, дешифратор, счетчик и элемент задержки, причем выходы блоков пам ти соединены с информационными входа ми выходного коммутатора, выход кото рого  вл етс  выходом устройства, адресные входы блоков пам ти соедине ны с выходами первой группы регистра адреса обращени , вход которого  вл  етс  адресным входом устройства, i-й (,2...,n) выход второй группы регистра адреса обращени  соединен с первым информационным входом 1-го блока сравнени , выход которого соединен с i-M входом элемента ИЛИ-НЕ, выход которого соединен с первыми входами п элементов И, вторые входы которых соединены с выходами дешифратора , третьи входы п элементов И объединены и  вл ютс  входом обращени  устройства, четвертый вход i-ro элемента И соединен с первым выходом i-ro блока синхронизации и со стробирук цим входом i-ro блока сравнени , вход дешифратора соединен с информационным выходом счетчика, выход i-ro элемента И соединен со входом запуска i-ro блока синхронизации и с i-м входом элемента ИЛИ, выход которого через элемент задержки соединен с выходом индикации приема обращени  устройства j со счет ным входом счетчика З . Недостатком данного устройства  вл етс  низка  производительность пам ти . Целью изобретени   вл етс  повыше-, ние производительности. Указанна  цель достигаетс  тем, что в устройство дл  управлени  блоками пам ти, содержащее п блоков синхронизации (,2...), m блоков пам ти (), регистр адреса обращени , выходной коммутатор и блок управлени , содержащий п блоков сравнени , элемент КПИ-НЕ, элемент ИЛИ, п элементов И, дешифратор, счетчик и элемент задержкиj причем выходы блоков пам ти соединены с информационными входами выходного коммутатора, выход которого  вл етс  выходом устройства, адресные входы блоков пам ти соединены с выходами первой группы регистра адреса обращени , вход которого  вл    адресным входом устройства, d-l ,2,...,п) выход второй группы регистра адреса обращени  соединен с первым информационным входом 1-го блока сравнени , выход которого соединен с i-M входом элемента ИЛИ-НЕ, вьгход которого соединен с первыми вхо дами п элементов И, вторые входы которых соединены с выходами дешифратора , третьи входы п элементов И объединены и  вл ютс  входом обращени  устройства, четвертый вход i-ro элемента И соединен с первым выходом i-ro блока синхронизации и со стробирующим входом i-ro блока сравнени , вход дешифратора соединен с информационным выходом счетчика, выход i-ro элемента И соединен со входом запуска i-ro блока синхронизации и с i-м входом элемента ИЛИ, выход которого соединен через элемент задержки с выходом индикации приема обращени  устройства и со счетным входом счетчика, введены п регистров и коммутатор управл ющих сигналов, содержащий группу из п дешифраторов и группу из m элементов ИЛИ, причем информационные входы п регистров группы соединены с выходами второй группы регистра адреса обращени , выход i-ro регистра группы соединен со вторым информационным входом i-ro блока сравнени  и со входом i-ro дешифратора группы, вход чтени -записи i-ro регистра группы соединен со вторым выходом i-ro блока синхронизации, стробирующий вход i-ro дешифратора группы соединен с третьим выходом i-ro блока синхронизации, j-й (,2,,..,т) выход i-ro дешифратора группы соединен 3 с i-M входом j-го элемента ИЛИ груп пы, выход которого соединен с j-м управл ющим входом выходного коммут тора и со входом чтени  j-ro блока пам ти. На фиг. 1 приведена функциональна  схема предлагаемого устройства; на фиг. 2 - функциональна  схема блока управлени ; на фиг. 3 и 4 временные диаграммы paбotы устройст ва. Устройство содержит блок 1 управ лени , регистр 2 адреса обращени , группу регистров 3, блоки 4 синхронизации , коммутатор 5 управл квдих сигналов, блоки 6 пам ти, выходной коммутатор 7, вход 8 обращени , выходы 9 регистров группы, выход 10 блока синхронизации, выходы 11 регистра адреса обращени , выход 12 индикации приема обращени  и входы 13 запуска блоков синхронизации. Блок управлени  содержит блоки 1 сравнени , элемент ИЛИ-НЕ 15, элемент ИЛИ 16, элементы И 17, дешифра fop 18, счетчик 19 и элемент задерж ки 20. Коммутатор управл ющих сигна лов содержит дешифраторы 21 и элементы ИЛИ 22. Устройство работает следующим образом. Цепи записи устройства дл  упрощени  изложени  не рассматриваютс . При поступлении обращени  к устройству код адреса заноситс  в регистр 2 адреса обращени , а на вход поступает сигнал Обращение единичного значени  (фиг. 3 и фиг. 4 - ди граммы а ). На фиг. 3 и фиг. 4 приве дены соответственно временные диаграммы работы блока управлени  1 при поступлении двух последовательн обращений к одному блоку пам ти и к pa3tHbiM блокам пам ти при наличии блоков 4 синхронизации, не зан тых обработкой ранее поступивщих обраще ний. Передний фронт сигнала записи в регистр 2 адреса обращени  и сигнал Обращение совпадают, поэтому данный сигнал на временных диаграммах не показан. Блок управлени  1 осуществл ет анализ зан тости блока пам ти 6, к которому производитс  обращение. Дл  этого код адреса блока пам ти с выходов старших разр дов регистра 2 адреса через выходы 11 посту3 пает на первые входы его блоков сравнени  ,, на вторые входы которых с выходов соответствующих регистров 3/1-3f через выходы поступают коды адресов блоков пам ти, к которым производились предыдущие обращени . В случае зан тости блока синхронизации, например блока , обработкой предыдущего обращени  с его выходов 10 j на стробирук ций вход блока сравнени  14 поступает нулевой сигнал зан тости блока синхронизации 4 , разрешающий сравнение кодов адресов блоком 14, а также блокирующий по одному из входов блок 17 и тем самым запрещающий повторньй запуск блока синхронизации 4 . Если блок синхронизации, например блок 4, зан т обслуживанием блока пам ти, к которому производитс  и данное обращение (т.е. возникает конфликтна  ситуаци , св занна  с невозможностью обработки одним блоком пам ти более одного обращени ), то на выходе блока сравнени  14 возникает единичный сигнал . Этот сигнал, проход  через схему ИЛИ-НЕ 15 на входы схем И 17. ,-17,, блокирует формирование на их выходах сигналов запуска блоков синхронизации 4. При этом устройство ожидает окончани  обращени  к данному блоку пам ти. Этим исключаетс  возможность повторного запуска блоков пам ти, зан тых обслуживанием предыдущих обращений. Если блок пам ти не зан т, о чем I свидетельствуют нулевые сигналы на выходах всех блоков сравнени  14j14f , и есть свободные блоки синхронизации 4, наход щиес  в ждущем режиме, то при поступлении сигнала обращени  со входа 8 на входы его схем И , на выходе одной из них, например схемы , формируетс  сигнал запуска блока синхронизации 4 (диаграммы 5). Данный сигнал поступает на управл ющий вход блока синхронизации 4 и осуществл ет его запуск. При этом блок синхронизации 4, формирует необходимые сигналы временной диаграммы дл  управлени  блоком пам ти, сигнал записи в регистр и ненулевой сигнал зан тости блока 4 (диаграммы 0), которьм поступает на вход схемы И и блокирует формирование сигнала запуска . Дл  формировани  необходимой длительности сигнала запуска сигнал зан тости блока 4| должен формироватьс  с некоторой задержкой по от.ношению к переднему фронту сигнала запуска. Передний фронт сигнала запи си в регистр 3 может совпадать с пе редним фронтом сигнала запуска (диаграммы 5), поэтому данный сигнал на временных диаграммах не показан. По переднему фронту сигнала зан тости блока синхронизации 4j (диагра мы В ) на выходе схемы сравнени  14j формируетс  единичный сигнал сравнени  (диаграммы 2)« осуществл ющий блокировку запусков блоков синхронизации 4 до поступлени  следующего обращени . Сигнал запуска с выхода схемы И 17 через схему ИЛИ 16, элемент задержки 20, служащий дл  форми ровани  нужной длительности сигнала, и выход 12 вьщаетс  в систему, сигна лизиру  о приеме обращени  на обработку (диаграммы ). Св зь устройства и системы осуществл етс  по асинхронному принципу. В данном случае этот принцип заключаетс  в том, что сигнал обращени  к устройству поступает на его вход 8 до получени  системой подтверждени  о прин тии на обработку предыдущего обращени , поеле чего система при необходимости формирует следующий сигнал обращени  Дл  устранени  возможности запуск нескольких блоков синхронизации блок 1 содержит специальную схему приоритета, состо щую из дешифратора 13 и счетчика 19. В исходном состо нии счетчик 19 обнулен, при этом выбран первый выход дешифратора 18. Единичный сигнал с первого выхода дешифратора 18 разрешает формирование сигнала запуска блока синхронизации 4 на выходе схемы И 17 , остальные схемы И блокированы нулевыми сигналами, поступакщими на их входы с невыбранных выходов де шифратора. Единичный сигнал запуска, проход  с выхода схемы И 17 через схему ИЛИ 16, элемент задержки 20 на суммирующий вход счетчика 19, увеличивает его содержимое на единицу . В этом случае становитс  выбранным второй выход дешифратора 18, еди ничньй сигнал с выхода которого разрешает формирование сигнала запуска на выходе схемы И 172 Така  дисциплина организации запуска блоков синхронизации  вл етс  оптимальной , так как обеспечивает выбор блока синхронизации либо свободного, либо врем  освобождени  которого минимально , если все блоки зан ты. На диаграммах )К и J показаны сигналы с выходов i-ro и (i+1)-ro выходов дешифратора 18. Сигналом с выхода инициализирован ного блока синхронизации 4 производитс  запись кода адреса блока пам ти в соответствующий ему регистр 3. Код адреса блока пам ти с выхода регистра 3 поступает на управл ющие, входы коммутатора 5 управл ющих сигналов и через его дешифраторы 21 и схемы ИЛИ 22j подключает выходы инициализированного блока синхронизации 4{ к управл ющим входам соответствующего блока пам ти 6i и управл ющему входу коммутатора 7, разреша  прохождение считанного числа с выхода данного блока пам ти на выходы устройства. Пусть после выдачи в систему сигнала ответа (диаграмма Д) система сформировала следующее обращение к устройству. Если обращение производитс  к тому же блоку пам ти, то на выходе блока сравнени  сохран етс  единичный сигнал (диаграмма 1 ) и устройство ожидает окончани  обработки обращени  данным блоком пам ти . После этого задним фронтом сигнала зан тости блока синхронизации 4 (диаграмма б) вьдача единичного сигйала с выхода блока сравнени  14 блокируетс  и на выходе схемы И 17. формируетс  сигнал запуска блока синхронизации 4. (диаграмма Ц ). Далее работа устройства происходит аналогично описанной. На диаграймах k показаны сигналы зан тости блока синхронизации А ., на диаграммах Л - сигналы с вьпсода блока сравнени  14{,. Если обращение производитс  к блоку пам ти, не зан тому обработкой предыдущего обращени , то по фронту сигнала записи адреса в регистр 2 адреса обращени , совпадающему с фронтом сигнала обращени , производитс  окончание вьщачи единичного сигнала блокировки с выхода блока сравнени  14 и по заднему фронту этого сигнала формируетс  сигнал запуска блока синхронизации 4;(+ (диаграмма и). Далее работа устройства происходит аналогично описанному . Таким образом, предложенное уст- блока памйти и включение его в-раборойство обладает большей производи- 5 ту при возникшем внешнем обращении.

11112038

тельностью по сравнению с устройством-прототипом за счет сокращени  потерь времени на поиск свободного

в }2

Т

0ue.t

Фиг. 2

а ff в g

д

ж

3

а

к

Claims (1)

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ БЛОКАМИ ПАМЯТИ, содержащее и блоков синхронизации (П = 1,2,...), ГУ) блоков, памяти (tn^n), регистр адреса обращения, выходной коммутатор, блок управления, содержащий И блоков сравнения, элемент ИЛИ-НЕ, элемент ИЛИ,η элементов И, дешифратор, счетчик и элемент задержки, причем выходы блоков памяти соединены с информационными входами выходного коммутатора, выход которого является выходом устройства, адресные входы блоков памяти соединены с выходами первой группы регистра адреса обращения, вход которого является адресным входом устройства, ϊ —й (t=1,2,...,п) выход второй группы регистра адреса обращения соединен с первым информационным входом ΐ-го блока сравнения, выход которого соединен с ΐ -м входом элемента ИЛИ-НЕ, выход которого соединен с первыми входами П элемен- тов И, вторые входы которых соединены с выходами дешифратора, третьи входы И элементов И объединены и являются входом обращения устройства, четвертый вход ί -го элемента И соединен с первым выходом ΐ-го блока синхронизации и со стробирующим входом ί -го блока сравнения, вход дешифратора соединен с информационным выходом счетчика, выход 1 -го элемента И соединен с входом запуска 1 -го блока синхронизации и с ΐ -м входом элемента ИЛИ, выход которого соединен через элемент задержки с выходом индикации приема обращения устройства и со счетным входом счетчика, обличающее ся тем, что, с целью увеличения производительности, оно дополнительно содержит П рёгистров и коммутатор управляющих сигналов, содержащий группу из И дешифраторов и группу из т элементов ИЛИ, причем информационные вхопы п регистров группы соединены с выходами второй группы регистра адреса обращения, выход 1 -го регистра группы соединен с вторым информационным входом ΐ -го блока сравнения и с входом ΐ-го дешифратора группы, вход чтения-записи ΐ -го регистра группы соединен с вторым выходом ΐ-го блока синхронизации, стробирующий вход ΐ -го дешифратора группы соединен с третьим выходом t -го блока синхронизации,j -й (j=1,2,...,т) выход ΐ -го дешифратора группы соединен с ί -м входом j-го элемента ИЛИ группы, выход которого соединен с )—м управляющим входом выходного коммутатора и с входом чтения j -го блока памяти.

   SU >.,1111203