SU1513460A1 - Устройство дл управлени обменом информацией - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных системах, например коммуникационных мультипроцессорных комплексах, в которых требуетс  ведение очередей заданий и за вок на обслуживание, а также осуществление синхронизации процессов и процессоров через механизм очередей. Целью изобретени   вл етс  повышение быстродействи  и сокращение аппаратурных затрат. Устройство содержит три дешифратора, два счетчика, три блока пам ти, буферную пам ть, четыре регистра, реверсивный счетчик, передатчик, триггер, генератор импульсов, два элемента И, дешифратор адреса, магистральный приемник, магистральный передатчик. 11 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных системах, например коммуникационных мультипроцессорных комплексах, в которых требуетс  введение очередей зада- 1ШЙ и за вок на обслуживание, а так-  е осуществление синхронизации процессов и процессоров через механизм очередей.

Эффективность функционировани  таких вычислительных систем во многом зависит от реализации механизма очередей.

Целью изобретени   вл етс  повышение быстродействи  и сокращение аппаратурных затрат.

На фиг.1 и 2 представлена структурна  схема устройства; на фиг.З - структурна  схема первого дешифратора; на фиг.4 - структурна  схема второго дешифратора; на фиг.5 - временна  диаграмма работы первого и второго дешифраторов в режиме начального сброса; на фиг.6 - то же, в режиме постановки злемента очереди в пустую очередь; на фиг.7 - то же, в режиме постановки элемента очереди в непустую очередь;на фиг.8 - то же, в режиме извлечени  элемента очереди из непустой очереди; на фиг,9 - временна  диаграмма работы второго дешифратора в режиме извлечени  элемента очереди из пустой очереди; на фиг.10 - то же, в режиме получени  текущей длины очереди; на фиг.11 - временна  диаграмма работы перво1:о и второго дешифраторов в режиме разрушени  очереди.

сл

со

4

Од

31513

Устройство содержит (фиг.1 и 2) первьш дешифратор 1, второй дешифратор 2, nepBbrit счетчик 3, второй счетх1ик 4, магистральньй приемник 5, магистральный передатчик 6, дешифратор 7 адреса, генератор 8 импульсов , второй элемент И 9, первый элемент И 10, триггер 11, цепь 12 переполнени  второго счетчика, системную магистраль 13 ЭВМ, включающую цепь 14 ввода, цепь 15 вывода,цепь 16 синхронизации , цепь 17 сброса, цепь 18 ответа и шину 19 адреса-данных; первую информационную шину 20 устрой- ства, адресную шину 21 устройства, цепь 22 разрешени  записи в регистры , цепи 23-26 управлени  выдачей информации соответственно из первого , второго и третьего регистров и буферной пам ти, цепь 27 сброса реверсивного счетчика, цепь 28 управлени  передатчиком, цепи 29-32 записи в первый, третий, второй блоки пам ти и в буфернзпо пам ть соответ- ственно, цепь 33 инкремента реверсивного счетчика, вторую информационную шину 34 устройства, цепь 35 индикации отсутстви  элементов в очереди в адресуемом канапе обмена информацией, буферную пам ть 36, третий блок 37 пам ти, второй блок 38 пам ти, первьв 39, второй 40, четвертый 41 и третий 42 регистры, третий дешифратор 43, реверсивный счетчик 44, первьй блок 45 ОЗУ, передатчик 46.

На фиг.1 и 2 буквами обозначены: Л - адресные входы; D - информационные входы} С - входы записи; Ё - входы разрешени  выдачи; R - установочные входы.

На фиг.З и фиг.4 изображены первый 47, второй 48, дев тый 49, четвертый 50, п тый 51, третий 52, седьмой 53, шестой 54, восьмой 55 входы первого 1 и второго 2 дешифраторов , группы элементов НЕ 56, матрица 57 элементов И первого дешифратора 1, состо ща  из первого 58, второго 59, третьего 60, четвертого 61, п того 62, шестого 63 и седьмого 64 элементов И, матрица 65 элементов ИЖ первого дешифратора 1, состо ща  из первого 66, второго 67, третьего 68, четвертого 69, п того 70 и ше- стого 71 элементов ИЛИ, группа эле- I ментов И 72, разрешени  выдачи сигналов с первого дешифратора 1, тре

5 о

0 5

5

5

тий 73, п тый 74s четвертый 75, первьш 76, второй 77 и шестой 78 выходы первого дешифратора 1, матрица 79 элементов И второго дешифратора 2, состо ща  из первого 80, второго 81, третьего 82, четвертого 83, п того 84, шестого 85, седьмого 86, восьмого 87, дев того 88, дес того 89, одиннадцатого 90, двенадцатого 91, тринадцатого 92, четырнадцатого 93, п тнадцатого 94, шестнадцатого 95, семнадцатого 96, восемнадцатого 97 элементов И, матрица 98 элементов ИЛИ второго дешифратора 2, состо ща  из первого 99, второго-100, третьего 101, четвертого 102, п того 103, шестого 104, седьмого 105, восьмого 106, дев того 107, дес того 108, одиннадцатого 109 элементов ИЛИ,седьмой 110, третий 111, одиннадцатый 112, п тый 113, дес тьп 114, шестой 115, дев тый 116, первьй 117 четвертый 118, второй 119, восьмой 120 выходы второго дешифратора 2, цепь 121 разрешени  выдачи сигналов с первого дешифратора 1. .

На фиг.5-11 изобралсены временные , диаграммы уровней сигналов на первом 47, втором 48, дев том 49, четвертом 50, п том 51, третьем 52, i седьмом 53, шестом 54, восьмом 55 входах первого 1 и второго 2 дешифраторов , на седьмом 110, третьем 111, одиннадцатом 112, п том 113, дес том 114, иестом 115, дев том 116, первом 117, четвертом 118, втором 119, восьмом 120 выходах второго дешифратора 2, третьем 73, п том 74, четвертом 75,, первом .76, втором 77 и шестом 78 выходах первого дешифратора 1, в цепи 121 разрешени  вьщачи сигналов с первого дешифратора 1.

Устройство работает следующим образом .

В вычислительной системе, где требуетс  введение очередей заданий и за вок на обслуживание, а также осуществление синхронизации процессов через очереди, кажда  за вка, задание или процесс имеют свой пор дковый номер, начина  с единицы, и данное устройство производит прием,хра- нениё и выдачу в пор дке поступлени  этих номеров (элементов очереди). Кроме того, устройство ведет учет числа элементов, установленных в каждой очереди. Устройство имеет п ть режимов работы:

51

1- начальный сброс устройства;

2- постановка элемента в адресуемую -очередь за один цикл записи в устройство;

3- извлечение элемента из адресуемой очереди за один цикл чтени  устройства;

4- чтение длины адресуемой очереди ;

5- разрушение (очистка) адресуемой очереди за один цикл записи.

В исходном состо нии, когда нет обращени  ЭВМ к устройству, первый дешифратор 1 никаких импульсов записи не вьфабаты вает несмотр  на то что на его стробирующий вход поступают импульсы с генератора 8 импульсов через элемент И 9. Второй дешифратор 2 устроен таким образом, что в исходном состо нии он вырабатывает активные уровни сигналов на седьмом, одиннадцатом и четвертом выходах. Активный уровень сигнала с седьмого выхода второго дешифратора 2 удерживает пёрвьй счетчик 3 в нулевом состо нии и последний не реагирует на приход щие импульсы с выхода элемента И 9. Кроме того, активный уровень сигнала с седьмого выхода второго дешифратора 2 по цепи 22 поступает на входы записи первого 39, второго 40, четвертого 41, третьего 42 регистров и на вход записи реверсивного счетчика 44. При .этом содержимое первой информационной шины 20 заноситс  в регистр 39, содержимое блока 37 .пам ти заноситс  в регистр 40, сигнал с выхода дешифратора 43 записываетс  в регистр 41, содержимое блока 38 пам т заноситс  в регистр 42 и содержимое блока 45 пам ти заноситс  в реверсивный счетчик 44. Активный уровень сигнала с одиннадцатого выхода второго дешифратора 2 разрешает прием информации с шины 19 адреса данных в первую информационную магистраль 20, активньв уровень с четвертого выхода второго дешифратора 2 разрешает запись информации с первой информационной шины 20 во второй счетчик 4. В этом состо нии устройство будет находитьс  до тех пор, пока к нему не произойдет обращение от ЭВМ или оно не получит сигнала Сброс по цепи 17 сброса.

Устройство переход11Т в режим начального сброса по включению пи460

тали  или по сигналу системного сброса , который поступает па второй вход элемента И 10 по цепи 17 и открывает его. Кроме того, сигнал по це- пи 17 сброса поступает на установочный вход второго счетчика 4 и сбрасывает его в ноль и на адресной шине 21 устройства будет установлен

.- код,равньп 1 нулю. Импульс с генератора 8 импульсов через открытый элемент И 10 поступает на синхровход триггера 11 и устанавливает его в единичное состо ние. Второй дешифr ратор 2 устроен таким образом, что при наличии на его дев том входе единичного сигнала с выхода триггера 11, сигналы на всех его выходах, кроме второго, станут пассивными.

Q Активньш сигнал с второго выхода второго дешифратора 2 по цепи 27 поступает на установочный вход реверсивного счетчика 44 и принудительно устанавливает его в ноль. Пас5 сивный сигнал с одиннадцатого выхода второго дешифратора 2 закрывает магистральньш приемник 5 и в первой информационной шине 20 установитс  код - все нули. Пассивный сигнал с четвертого выхода второго дешифратора 2 прекращает параллельную запись во второй счетчик 4.

ПервьЙ дешифратор 1 устроен таким образом, что при наличии на его дев том входе единичного сигнала с

5 выхода триггера 11 и при поступлении импульса на его стробируюш 1й вход с выхода элемента И 9, он вырабатывает импульсы записи на третьем,# п том и шестом выходах. Следующий, после

установки триггера 11 в единичное состо ние, импульс с выхода генератора 8 импульсов через открытый элемент И 9 (на первом инверсном входе элемента И 9 - низкий уровень сигна5 ла с третьего выхода второго дешифратора 2) поступает на вход строби- ровани  первого дешифратора 1. Импульсы записи с его шестого и п того выходов поступают по цеп м 29 и 30

0 на входы записи первого 45 и третьего 37 блоков пам ти, при этом по нулевому адресу в эти блоки запишутс  нули: в блок 45 пам ти - с выхода реверсивного счетчика 44; в блок 37

5 пам ти - с первой информационной шины 20. Такие циклы записи по одному и тому же адресу будут продолжатьс  до тех пор, пока с установочного

0

входа второго счетчика 4 не снимаетс  сигнал сброса. При этом второй счетчик 4 переходит в счетный режим Импульс записи с третьего выхода первого дешифратора 1 .поступает на счетный вход второго счетчика 4 и задним фронтом модифицирует его. В адресной шине 21 установитс  код единицы. Сле 1ующие импульсы записи по цеп м 29 и 30 запишут нули в первый 45 и третий 37 блоки пам ти уже по следующему адресу очереди и так до тех пор, пока в устройстве не переберутс  все адреса, а число адресов равно числу каналов обмена информацией, т.е. числу очередей. - Как только пулева  информаци  записалась по всем адресам третьего 37 и первого 45 блоков пам ти, на выходе переполнени  второго счетчика 4 по вл етс  сигнал, который поступает на нулевой вход триггера 11 и сбрасывает его в исходное состо ние . Этим заканчиваетс  режим начал ной установки устройства и устройство переходит в исходное состо ние Таким образом запись нулей по всем адресам блока 37 пам ти означает, что первые элементы всех очередей

нули, т.е. все очереди пустые. Запис нулей по всем адресам блока 45 пам ти означает нулевую длину всех очередей .

В исходном состо нии устройство будет находитьс  до тех пор, пока со стороны ЭВМ по системной магистрали 13 не последует к нему обращение. Кажда  очередь в устройстве характеризуетс  двум  адресами (различие в старших разр дах). По первому ад- .ресу очереди ЭВМ производит постановку или извлечение элемента из очереди, по второму адресу очереди ЭВМ производит чтение количества элементов в очереди или разрушение (обнуление) этой очереди.

Любое обращение ЭВМ к устройству раздел етс  на два основных цикла работы устройства:

1- начальна  выборка устройства;

2- выполнение операции.

Начальна  выборка устройства одинакова дл  всех режимов работы устройства (кроме сброса) . При начальной выборке ЭВМ, обраща сь к -устрой ству, устанавливает на шине 19 адреса данных код адреса устройства, который через магистральный приемник

-

10

15

- 25

20

ь ,

а;

к

5134608

5 и через второй счетчик 4 поступает на дешифратор 7 адреса (старшие разр ды ) и на адресные входы третьего 37, второго 38 и первого 45 блоков пам ти (младшие разр ды). Дешифратор 7 адреса при обращении ЭВМ к устройству вырабатывает активньв сигнал на втором выходе в случае, если обращение происходит по первому адресу очереди устройства. Активньй сигнал на первом выходе дешифратора 7 будет в случае обращени  ЭВМ к второму адресу очереди. Через некоторое йрем  (100-150 не), необходимое дл  приема и распозновани .адреса, ЭВМ активизирует , цепь 16 синхронизации. К этому времени дешифратор 7 адреса определ ет адрес обращени  к устройству и подает сигнал на седьмые или шестые входы первого 1 и второго 2 дешифраторов. Второй дешифратор 2 с приходом на его третий вход сигнала по цепи 16 синхронизации снимает активный уровень сигнала со своего четвертого выхода, тем самым запреща  прием информации с первой информационной шины 20 во второй счетчик 4. Во втором счетчике 4 зафикси- ровалс  код адреса обращени , который будет хранитьс  во втором счетчике 4 до тех пор, пока ЭВМ не снимет активный уровень сигнала с цепи 16 синхронизации. Через 100-150 не после установки сигнала в цепи 16 синхронизации ЭВМ снимает код адреса с шины 19 адреса данных и может начать операцию чтени  информации из устройства или запись информации из устройства, или запись информации в устройс тво. Дп  чтени  информации из устройства ЭВМ активизирует цепь 14 ввойа и ожидает по влени  информа1щи на шине 19 адреса данных от устройства. Дл  записи информации в устройство ЭВМ устанавливает информационный код на шину 19 адреса данных и активизирует цепь 15 вывода. Второй дешифратор 2 при наличии сигнала в цепи 16 синхронизации, одного из сигналов с цепей 14 ввода или 15 вывода и одного из сигналов с выхода дешифратора 7 адреса снимает сигнал со своего седьмого выхода. При этом цепь 22 станет пассивной, что приводит к запрету записи информации в первьп 39, второй 40, четвертый 41, третий 42 регистры и в реверсив30

35

40

45

50

- 55

9 , 15

ный счетчик 44. В регистре 39 зафиксируетс  код с первой информационной шины 20. В регистре 40 зафиксируетс  код адресуемой  чейки блока 37 пам ти. В регистре 41 зафиксируетс  результат анализа этого кода дешифратором 43. В регистре 42 зафиксируетс  код адресуемой  чейки блока 38 пам ти. В реверсивном счетчике 44 зафиксируетс  код адресуемой  чейки блока 45 пам ти. Кроме того, сн тие сигнала с седьмого выхода второго де шифратора1 2 подготавливает первый счетчик 3 к счету и следующий после этого импульс с выхода элемента И 9 своим задним фронтом переведет счетчик 3 из нулевого состо ни  в первое . На этом цикл начальной выборки устройства закончен. Первый дешифратор 1 в цикле начальной выборки никаких импульсов записи не вырабатывает .

Далее начинаетс  цикл выполнени  операции, который происходит по тактам от генератора 8 импульсов.

Рассмотрим режим (операцию) постановки элементов в очередь (т.е. работу одного канала обмена информации ) на примере записи по первому адресу очереди устройства элементов с номерами дес ть, сто и тыс ча. Дл  записи в устройство в нужную очередь элемента с номером дес ть ЭВМ адресуетс  к устройству, установив необходимый адрес очереди. После передачи в устройство адреса ЭВМ устанавливает на шину 19 адреса данных код числа дес ть и активизирует цепь 15 вывода. После цикла на- . чальной выборки счетчик 4 зафиксировал код адреса обращени . Старшие разр ды этого кода поступают на дешифратор 7 адреса, который определ ет обращение к устройству. Если обращение происходит по первому адресу очереди, то дешифратор 7 адреса устанавливает активньй сигнал на своем втором выходе, который  вл етс  седььйлм входом первого 1 и второго 2 дешифраторов. Младшие разр ды определ ют номер очереди и поступают по адресной шине 21 на адресные входы третьего 37, второго 38 и первого 45 блоков пам ти и выбирают соответствующие  чейки этих блоков пам ти . Причем каждому адресу очереди соответствует одна  чейка пам ти, информаци  из которой зафиксирована

46010

в соответствующем регистре в цикле начальной выборки. Содержимое третьего 37, второго 38 и первого 45 блоков пам ти по выбранному адресу зафиксировано соответственно во втором 40, третьем 42 регистрах и в реверсивном счетчике 44. Кроме того, код с выхода блока 37 пам ти постуQ пает на дешифратор 43, сигнал с выхода которого зафиксирован в регистре 41 и с выхода последнего поступает на восьмые входы первого 1 и второго 2 дешифраторов. Третий дег шифратор 43 вырабатывает активный сигнал, когда его входной код равен нулю, а это происходит в том случае, если адресуема  очередь пуста. Таким образом, при первом, обращении к

0 адресуемой очереди в цикле начальной выборки в регистре 41 зафиксировалс  признак пустой очереди, в регистре 40 - код пустой очереди (все нули), в регистре 4 - произвольный

с код,в регистре 39 - код числа 10 с первой информационной пшны 20, а в реверсивном счетчике 44 - код длины очереди, равный нулю. Далее устройство начинает работать по тактам. Первый, после подготовки первого счетчика 3 к счету импульс переводит этот счетчик из нулевого состо ни  в первое, измен   код на входах первого 1 и второго 2 дешифраторов. Второй дешифратор 2 состо ние своих вы5 ходных сигналов не измен ет, а первый дешифратор 1 при наличии признака пустой очереди (единичный сигнал на его восьмом входе) подготавливаетс  к выдаче сигналов с п того и четвертого выходов. С приходом второго импульса па стробирующий вход первого дешифратора 1 происходит запись кода числа дес ть с первой информационной шины 20 в третий 37 и

второй 38 блоки пам ти. Конец второго импульса с выхода элемента И 9 переводит счетчик 3 из первого состо ни  во второе,кроме того задний фронт импульса записи по цепи 31 про изводит прибавление единицы к содер- . жимому реверсивного счетчика 44 и его значение станет равным единице.

Во втором состо нии счетчика 3 дешифратор 2 устанавливает активный

5 сигнал только на своем дес том выходе . Остальные сигналы на выходе дешифратора 2 пассивны. Магистральный приемник 5 при этом закрываетс 

0

II. 1

Ц в первой информационной тине устаИавливаетс  код нул , а регистр 39 с ткрываетс  (активна цепь 23), за- г|исанный в нем коД числа дес ть г|ерез вторую информационную шину 34 rtocTynasT на .адресные входы буферной пам ти 36 и выбирает в нем  чей- ly с адресом дес ть. С приходом третьего тактового импульса на строби- рующий вход дешифратора 1 (при втором состо нии счетчика 3) последний вырабатывает импульсы записи, ко орые по цеп м 29 и 32 поступают, соответственно на вход записи блока -5 пам ти и вход записи буферной па- 1ШТИ 36. При этом произойдет запись нул  с первой информационной шины :Ю по адресу, равному дес ти, в бу (}ернута пам ть 36 и запись единицы с выхода реверсивного счетчика 44 :з блок 45 пам ти по адресу очереди. Задний фронт третьего импульса пере- ;зедет первый счетчик 3 в третье со- :то ние, при которой дешифратор 2 вы :}абатывает сигнал в цепь 18 ответа, указыва  этим сигналом ЭВМ о завер- иен1ш операции. Кроме того, сигнал : цепи 18 поступает на инверсный вход элемента И 9 и закрывает его Зледуюпще импульсы с генератора 8 н :;четчик 3 и дешифратор 1 поступать не будут. Устройство будет находить в таком состо нии до тех пор, пока ВМ, получив сигнал по цепи 18 отве |та, не снимет сигналы с цепи 15 вы- рода и цепи 16 синхронизации начала операции. После этого устройство пе рейдет в исходное состо ние. Таким юбразом,после первого цикла записи |числа дес ть в устройство, блок 37 ;памлти будет хранить код числа дес  п6 адресу очереди, как код первого элемента очереди, блок 38 пам ти бу , дет хранить по адре.су очереди код гшсла дес ть как код последнего эле ;мента очереди, блок 45 пам ти будет кранить по адресу очереди единицу как признак того, что в адресуемой очереди находитс  один элемент, а буферна  пам ть 36 будет хранить (по адресу дес ть) ноль как ссылку на то, что за элементом с номером дес ть следующего элемента нет.

Дл  установки, следующего элемент ( с номером сто) в эту же очередь ЭВМ, как и в первом случае, адресуетс  к этой очереди с опера- цией Запись. При этом дешиф

0

20

460

25

12

ратор 2, как и в первом случае ., снимает сигналы со своих седьмого и четвертого выходов и подготавливает счетчик 3 к счету.После начальной выборки регистр 40 зарегистрирует код первого элемента очереди , т.е. дес ть, регистр 41 зарегистрирует отсутствие пустой очереди , так как на входе дешифратора 43 код не равен нулю, регистр 42 зафиксирует код последнего элемента очереди, т.е. тоже дес ть, регистр 39 зафиксирует код элемента с пер- вой информационной шины 20, т.е. код числа сто, а в реверсивном счетчике 44 зафиксируетс  код числа один. Задний фронт первого тактового импульса с выхода генератора 8 через открытый элемент И 9 переведет счетчик 3 из нулевого состо ни  в первое . Так как в данном случае сигнал в цепи 35 отсутствует (очереди не пуста), дешифратор 2 устанавливает активные сигналы на своих одиннадцатом и дев том выходах, при этом регистр 42 открываетс  (цепь 25 активна ) и код последнего элемента

очереди, т.е. код числа дес ть, поступает через вторую информационную шину 34 на адресньй вход буферной пам ти 36 и выбирает  чейку с адресом дес ть, котора  хранит число ноль. Первый дешифратор 1 устроен так, что в случае записи в непустую очередь и при единичном состо нии счетчика 3 с приходом тактового импульса с выхода элемента И 9 он вырабатывает импульсы записи в цеп х 31 32. При этом в блок 38 пам ти по адресу очереди и в буферную пам ть 36 по адресу дес ть с первой информационной шины 20 запишетс  код числа сто. Одновременно с записью в блок 38 пам ти произойдет прибавление единицы к содержимому реверсивного счетчика 44, т.е. код, хранимый этим счетчиком, станет равным двум. Задний фронт второго тактового импульса переведет счетчик 3 из первого состо ни  во второе,В этом случае и дешифратор 2 закроет регистр 42 и.

5

как в предыдущем примере, закроет магистральный приемник 5 и откроет регистр 39, а с приходом третьего 55 тактового импульса первый дешифратор 1 по цеп м 32 и 29 произведет запись нул  с первой информационной шины 20 в буферную пам ть 36 по ад131

ресу, равному ста,, из регистра 39, запись двойки в блок 45 пам ти из реверсивного счетчика 44. По концу третьего импульса счетчик 3 перейде в третье состо ние, при котором дешифратор 2 установит сигнал в цепь

18ответа и закроет элемент И 9. Ка только ЭВМ снимет сигналы с цепи 16 синхронизации и с цепи 15 вывода, устройство перейдет в исходное состо ние . Теперь блок 37 пам ти хранит код первого элемента - дес ть, блок 38 пам ти хранит код последне - го элемента - сто, блок 45 пам ти хранит код числа два как признак того, что в адресуемой очереди хран тс  два элемента. Буферна  пам ть 36 по адресу первого элемента хранит код сто как ссылку на то, что следующий после элемента с номером дес ть установлен элемент с номером сто, а по адресу сто хранит код . нул , как признак того, что за этим элементом в очереди других элементо нет.

Дл  установки в эту же очередь третьего элемента с номером тыс ча ЭВМ адресуетс  к этой очереди с операцией Запись, установив на шине

19адреса данных код третьего-элемента очереди - тыс ча. Работа устройства в этом случае будет аналогина работе при установке второго элемента в очередь. Отличие будет только в том, что после цикла начальной выборки в регистре 42 зафиксируетс  код числа сто, в регистре 39 - код числа тыс ча, а в реверсивном счетчике 44 - код числа элементов в очереди - два. Во врем  второго тактового импульса произойдет запись по адресу, равному ста, из регистра

42 кода числа тыс ча с первой информационной шины 20 в буферную пам ть 36 и по .адресу очере щ в блок 38 пам ти. Одновременно увеличитс  на единицу содержимое реверсивного счетчика 44, По третьему тактовому импульсу в блок 45 пам ти по адресу очереди будет записан код три - содержимое реверсивного счетчика 44,а в буферную пам ть 36.no адресу тыс ча - ноль. Таким образом, дл  адресуемой очереди после трех циклов записи в устройство блок 37 пам ти хранит код числа тыс ча, блок 45 пам ти код числа три, а буферна  пам ть 36 хранит по адресу дес ть код

346014

числа сто, по адресу сто - код тыс -. чн, по адресу тыс ча- - код нул .

Аналогичным образом работает любой другой канал обмена информацией,

Дл  извлечени  элемента очереди из канала обмена информацией ЭВМ адресуетс  к нужной очереди с операцией чтени , в результате чего ройство вьщает в ЭВМ код первого элемента очереди. Вьщача нул  в ЭВМ означает, что данна  очеред пуста,

Режим извлечени  элемента из очереди рассмотрим на примере работы то1 го же канала обмена информацией, что и в режиме постановки в очередь,

В режиме извлечени  элемента из очереди ЭВМ адресуетс  к нужной очереди с операцией чтени , при этом,

20 как и при записи, дешифратор 2 по сигналу с цепи 16 синхронизации начала операции фиксирует адрес обращени  в счетчике 4, а по сигналу в цепи 14 ввода производит фиксацию

25 состо ни  регистров, при этом регистр 40 хранит код первого элемента очереди - дес ть, регистр 41 - признак непустой очереди (код дес ть не равен нулю), реверсивный счетчик 44 - код длины очереди - три. Регистры 39 и 42, а также магистраль- ньвг приемник 5 и передатчик 46 в выполнении операции Чтение из устройства участи  не принимают и соответствующими сигналами с выходов

35 дешифратора 2 на врем  вьшолнени  этой операции закрыты. После фиксации информации в регистрах сигналом с седьмого выхода второго дешифратора 2 разблокируетс  счетчик 3 и вый после этого импульс с генератора 8 через элемент И 9 переведет этот счетчик из нулевого состо ни  в первое . При этом состо нии счетчика 3 и при наличии активных сигналов в

45 цепи 16 синхронизации начала операции в цепи 14 ввода информации, а также признака непустой очереди в цепи 33 с выхода регистра 41,. дешифратор 2 устанавливает активные уров-

50 ни сигналов на своих шестом, первом и п том выходах, которые поступают соответственно на разрешающие входы регистра 40, буферной пам ти 36 и второй вход магистрального передат-

55 чика 6, Сигнал по цепи 24 с шестого выхода второго дешифратора 2 открывает выход регистра 40, информаци  из которого (код дес ть) посту30

15151

|тает по второй информа1даонной шине 34 па вход магистрального передат- Цика 6 и на адресньв вход буферной Ьам ти 36. Сигнал с первого выхода фторого дешифратора 2 по цепи 26 1|)азрешает вьщачу информации из буферной пам ти 36 в первую информационную шину 20, при этом на информационный вход блока 37 пам ти с вы- хода буферной пам ти 36 поступает код числа сто, которьш хранитс  по с1дресу дес ть, установленному на лторой информационной шине 34 с ре- з-истра 40. Сигнал с п того выхода нторого дешифратора 2 открывает ма- з-истральпый передатчик 6 и информа- з(и  (код числа дес ть) с выхода ре- wcTpa 40 поступает на шину 19 адреса данных.

Первый дешифратор 1, при той же комбинации сигналов на своих адресных входах, с приходом второго тактового импульса вырабатывает сигналы ;|аписи в цеп х 30 и 33. Сигнал с п - ого выхода дешифратора 1 по цепи ;0 произведет запись информации в (шок пам ти, в данном случае код числа сто. Сигнал с второго выхода де- нифратора 1 по цепи 33 произведет иычитание единицы из содержимого ре- ерсивного счетчика 44. Таким обра- :(ом, в реверсивном счетчике 44 будет :срамитьс  код числа два. Задний оропт второго импульса с выхода элемента И 9 переведет счетчик 3 во вто )ое- состо ние. В этом состо нии де- 1 1ифратор 2 не мен ет комбинации свои выходных сигналов, а дешифратор 1 {; приходом третьего импульса выраба- jrbiBaeT сигнал записи на своем шестом зыходе. Этот сигнал по цепи 29 за- йоситс  в блок 45 пам ти код числа Два с выхода реверсивного счетчика 44. По концу третье.го импульса с выхда элемента И 9 счетчик 3 переходит р третье состо ние. В этом состо вши дешифратор 2, в дополнение к уже установленным сигналам, устанавливает сигнал на своем третьем выходе. Этот сигнал поступает на вход элемента И 9 и закрывает его, кроме того , этот сигнал по цепи 18 ответа Извещает ЭВМ о завершении операции Чтение устройства ЭВМ, получив сиг Нал по цепи 18 ответа, считывает код с шины данных и убирает сигналы обращени  . Устройство переходит в исходное состо ние. После операции Чтени

j

5

0

16

устройства блок 37 пам ти хранит код числа сто, как код первого элемента очереди (элемент с номером дес ть уже вз т из очереди), а блок 45 пам ти хранит код числа два, т.е. в адресуемой очереди находитс  два элемента.

При втором чтении той же очереди устройство срабатывает аналогичным образом с той лишь разницей, что в момент обращени  регистр 40 зафиксирует код числа сто, а реверсивный счетчик 44 - код числа два. Второй тактовый импульс запишет в блок 37 пам ти содержимое буферной пам ти 36, т.е. код числа- тыс ча, которьш буферна  пам ть 36 хранит по адресу сто, и уменьшит состо ние реверсивного счетчика 44. Третий тактовый импульс запишет в блок 45 пам ти код единицы с выхода реверсивного счетчика 44. Аналогично произойдет и третий цикл чтени  этой же очереди, при котором устройство выдаст в ЭВМ код числа тыс ча. Во врем  третьегр цикла чтени  второй тактовый импульс запишет в блок 37 пам ти код числа ноль с выхода буферной пам ти 36, так как по адресу тыс ча в последнем цикле записи в устройство в буферную пам ть 36 был записан ноль. Третий тактовьш импульс запишет в блок 45 пам ти нулевую дпину с выхода реверсивного счетчика 44. В случае четвертого цикла чтени  этой же очереди (а очередь пуста) .при обращении ЭВМ к устройству регистр 40 зафиксирует код, равный нулю, с вьгхода блока 37 пам ти, а регистр 41 зафиксирует признак пустой очереди с выхода дешифратора 43. В этом случае после первого тактового импульса, когда счетчик 3 перейдет в первое состо ние, дешифратор 2 установит сигналы на п том, шестом и третьем своих выходах, закрыв тем самым элемент И 9 и послав сигнал в цепь 18 ответа, при этом через открытый магистральный передатчик 6 в шину 19 адреса данных поступит код нул  с выхода регистра 40. ЭВМ, получив сигнал ответа, считывает данные с шинь 19 адреса данных. Программное обеспечение ЭВМ построено таким образом, что прочитанный ноль из адресуемой очереди воспринимаетс  как признак того, что данна  очередь пуста.

Таким образом, с помощью данного устройства ЭВМ или группа ЭВМ могут вести очереди заданий и за вок па обслуживание, обменива сь при этом номерами этих за вок или заданий. Такое устройство наиболее эффективно при конвеериой обработке за вок или заданий в мультипроцессорных системах с большим числом очередей на обработку между различными процессами .

Устройство позвол ет ЭВМ работат с очеред ми за один цикл обращени  (записи или чтени ); поэтому конфликтных ситуаций в этом случае в мультипроцессорных системах не произойдет , так как одновременный доступ к одному и тому же ресурсу системы от двух и более ЭВМ предотвращает системньш арбитр.

На практике в р ду мультипроцессорных систем возникает необходимос знать число элементов той или иной очереди. Дл  этой цели в устройстве предусмотрен режим чтени  длины очереди .

Дл  получени  текущей длины очереди ЭВМ адресуетс  к данной очеред но по второму адресу этой очереди с операцией чтени . Как и в предыдущих случа х в цикле начальной выборки в устройстве фиксируютс  адре в счетчике 4 и содержимое третьего 37, второго 38 и первого 45 .блоков пам ти. Дешифратор 7 адреса, определив , что обращение осуществл етс  по второму адресу очереди , а не по первому, устанавливает сигнал на своем первом выходе, который  вл етс  шестым входом первого 1 и второго 2 дешифраторов. После цикла начальной выборки устройства, когда первый импульс переведет счетчик 3 из нулевого состо ни  в первое, дешифратор 2 устанавливает активные сигналы на п том, третьем и восьмом выходах. Сигнал с восьмого выхода дешифратора 2 по цепи 28 открьшает передатчик 46. Информаци  о длине адресуемой очереди, зафиксированна  в реверсивном счетчике 44, через передатчик 46 поступает на вторую информационную шину 34 и по ней на вход магистрального передатчика 6. Сигнал с п того выхода второго дешифратора 2 поступает на разрешаю- вход магистрального передатчика 6 и открывает его. Информаци 

0

5

0

5

о длине адресуемой очереди с второй информационной шины 34 через открытый магистральный передатчик 6 поступает в шину 19 адреса данных. Сигнал с третьего выхода депифрато- ра 2 блокирует прохождение следующих импульсов с генератора 8 на счетный вход счетчика 3. Кроме того , этот сигнал по цепи 16 ответа указывает ЭВМ, что устройство требуемую операцию выполнило. ЭВМ счи- тьшает код длины и снимает сигналы обращени . Устройство переходит в исходное состо ние. Дешифратор 1 в этом режиме никаких сигналов не вырабатывает и информаци , хранима  в трех блоках пам ти и буферной,пам ти, не измен етс . Иногда в процессе работы вычислительной системы возникает необходимость разрушить какую- либо очередь, ЭВМ прин вша  решение об разрушении какой-либо очереди , может очистить ее путем мно- , гократного чте1ш  данной очереди до тех пор, пока не прочтет из устройства ноль как признак пустой очереди . Но к этой очереди в интервалах между чтени ми может обратитьс  друга  ЭВМ. Дл  предотвращени  такой ситуации в устройстве предусмотрен режим разрушени  очереди за один цикл обращени . Дл  этого ЭВМ адресуетс  по второму адресу очереди к нужному номеру очереди с опера- 5 цией Запись. Как и при любом обращении к устройству дешифратор 2 вырабатывает сигнал дл  фиксации ин- формации в регистрах и разрешает работу счетчика 3. Конец первого тактового импульса переводит счетчик 3 из нулевого состо ни  в первое . Дешифратор 2 при первом состо нии счетчика 3, при наличии сигнала на цепи 15 вывода и цепи 16 синхро- 5 низации и наличии сигнала на первом выходе дешифратора 7 адреса, как и в режиме начальной установки, -снимает сигналы со всех своих выходов, кроме второго. Сигнал с второго вы- 0 хода дешифратора 2 поступает по цепи 27 на установочный вход реьерсив- ного счетчика 44 и устанавливает его в ноль. Второй тактовый импульс с выхода элемента И 9 поступает на 5 стробирующий вход дешифратора 1, который формирует импульсы записи на цеп х 29 Н 30. Импульс в цепи 30 производит запись нул  с первой ин0

0

19

формациоинон шины 20 в блок 37 пам  |ги, а импульс в цепи 29 - с выхода реверсивного счетчика 44 в блок 45 Ьам ти. По концу второго импульса с :зыхода элемента И 9 счетчик 3 пере- :содит во второе состо ние, в кото- )ом дешифратор 2 устанавливает сигнал в цепь 18 ответа и этим сигна- jroM закрывает элемент И 9. ЭВМ, по- лгучив сигнал по цепи 18 ответа, снимает свои сигналы обращени . Уст-. 1ЮЙСТВО переходит в исходное состо ние . Таким образом, ЭВМ за один цикл записи обнулит адресуемую очередь . И теперь при чтении этой очереди по первому адресу ЭВМ получит 1;оль как признак пустой очереди, а i:o второму адресу ЭВМ прочтет нуле- гую длину очереди. Очевидно, что количество адресуемых очередей (ка- i. 1алов обмена информацией) в устрой- с тве зависит от объема блоков ОЗУ, с быстродействие - от типа элементной базы и частоты тактового генератора . Так, третий 37 и первый 45 блоки пам ти должны содержать столь- KJO слов, сколько необходимо каналов с|бмена информацией, а буферна  па-  ть 36 должна содержать столько слов, сколько элементов может быть выстроено в одну очередь. Частота генератора 8 импульсов выбираетс  из у1слови , что длительность импульса должна быть достаточной дп  надежной записи информации в блоки пам ти, а длительность паузы должна учитывать врем  срабатывани  дешифраторов и врем  выборки адреса блоков пам ти. : Описанное устройство дл  обмена и 1формацией используетс  в макетах многопроцессорной вычислительной си- с1гемы,предназначенной дл  построени  н|а ее основе коммуникационных ком- п|1ексов вычислительной сети и сети передачи данных с коммутацией па- . Многопроцессорна  вычислительна  система представл ет собой параллельно работающих ЭВМ Электроника 60, имеющих свое ОЗУ и имеющих окно на выход в шину общего доступа, к которой подклю- странично организованна  пам ть П()оцессов, странично организованна  данных и адаптеры внешних св - , и устройство дл  обмена инфор- , называемое контроллером списков, которое  вл етс  аппаратной шЬддержкой специально разработанto

15

20

25

1513460.20

ной операционной системы. Все страницы общей пам ти имеют сквозную нумерацию . Операционна  система построена таким образом, что каждый процессор системы, закончив выполнение оче-, редного задани , ставит это задание (т.е. номер этого задани ) в очередь и берет из очереди следующее. Таким образом, любой процессор системы может выполн ть любое задание. Параллельно выполн етс  столько заданий, сколько работает процессоров. Каждый процессор, работа  со страницами пам ти данных, отработав свою часть информации, ставит эту страницу (номер этой страницы) в очередь на обработку в тот или иной процесс, и из своей входной очереди берет следующую информацию на обработку. Таким образом, достигаетс  конвеерна  обработка информации и синхронизации процессов в мультипроцессорной среде.

Устройство дл  обмена информацией в макетах вычислительной системы позвол ет поддерживать 512 оче-J редей с 1023 элементами очереди. Поэтому объем третьего 37, второго 38 и первого 45 блоков пам ти составл ет 512 X 10 бит каждый, а объем буферной пам ти 36 составл ет 1024 X 10 бит.

В мультипроцессорной системе устройство дл  обмена информацией

35 имеет следующие адреса: 154000g - 155776g - дл  операций с постановкой и извлечением из очереди (первые адреса очереди); 156000j - 15777 - дл  операций чтени  длины

40 очереди и разрушени  очереди (вторые адреса очереди).

Длительность цикла постановки в очередь или извлечени  из очереди составл ет 4-5 мкс (дл  ЭВМ

45 Электроника-60), а длительность чтени  длины очереди или ее разрушени  составл ет 3-3,5 мкс, т.е. така  же, как и длительность чтени  (записи) обычной  чейки пам ти.

50 Дешифраторы 1 и 2 устроены и работают следующим образом.

Первый - дев тьй входы первого дешифратора параллельно соединены с соответствующими входами второго

55 дешифратора и соединены со следующими элементами устройства:

входы .47 и 48 соединены с первым и вторым выходами счетчика 3;

30

21 ,

вход 49 дешифраторов соединен с выходом триггера 11 и  вл етс  входом , инициирзпощим перевод дешифраторов в режим сброса;

вход 50 дешифраторов соединен с цепью Ввод устройства и  вл етс  входом, инициирующим чтение из устройства;

вход 51 дешифраторов соединен с цегйзю Вывод устройства и  вл етс  входом, инициирующим запись в устройство;

вход 52 дешифраторов .соединен с цепью синхронизации и  вл етс  входом, сигнализирующим об обращении ЭВМ к устройству;

вход 53 дешифраторов соелинен с вторым выходом дешифратора 7 адреса и  вл етс  входом обращени  к устройству по первому адресу очереди;

вход 54 дешифраторов соединен с первым выходом дешифратора 7 адреса и  вл етс  входом обращени  к устройству по второму адресу очереди;

вход 55 дешифраторов соединен с выходом регистра 41, в котором при обращении к устройству фиксируетс  признак пустой очереди-(55 ф - адресуема  очередь.не пуста  55 1 - адресуема  очередь пуста )

Сигналы, поступаюп е на первьй - дев тый входы первого и второго дешифраторов, инвертируютс  в соответствующих группах элементов НЕ 56 и поступают вместе с пр мьми сиг- иалами в.матрицу 5 7 элементов И дешифратора t и матрицу 79 элементов И дешифратора 2,

Матрица 79 элементов И дешифратора 2 предназначена дл  анализа состо ни  сигналов на входах 47-55} - соответствующих определенному режиму , циклу работы или состо нию, устройства .

Сигнал на выходе первого элемента И 80 по вл етс  при комбинации сигналов на входах 47-55, соответствующей режиму Сброс устройства, т.е. тогда, когда по витс  активный сигнал на входе 49 дешифратора независимо от уровн  сигналов на остальных его входах.

Сигнал с выхода первого элемента И 80 поступает на вход дес того 108 элемента ИЛИ матрицы 98.

Сигналы с выходов остальных элементов И матрицы 79 могут по вить10

20

25

3460 . 22

с  только при отсутствии сигнала на

входе 49 дешифратора.

Сигнал на выходе второго элемента И 81 по вл етс  при комбинации 5 сигналов на входах 47-55, соответствующей исходному состо нию устройства , т.е. при отсутствии обра- щеш1Я к устройству со стороны ЭВМ (нет сигнала на входе 52).

Сигнал с выхода второго элемента И 81 поступает на входы первого 99, третьего 101 и дев того 107 элементов ИЛИ матрицы 98.

Сигнал на выходе третьего элемента И 82 по вл етс  при комбинации сигналов на входах 47-55,соответствующей началу цикла обращени  ЭВМ к устройству, т.е. сигнал об обращении к устройству от ЭВМ поступил (52 1), но нет еще признака типа инициируемой операдаи - чтени  (50 0) или записи (51 0).

Сигнал с выхода третьего элемента И 82 поступает на входа 1 первого 99 и третьего 101 элементов ИЛИ матрицы 98.

Сигнал на выходе четвертого элемента И 83 по вл етс  при комбинации сигналой на входах 47-55, соот- 3 ветствующей циклу начальной выборки устройства (47 0, 48 ) при обращении к устройству (52 1) с операцией записи (50 0, 51 1) по первому адресу очереди (53 0, 35 54 - 0), что соответствует режиму постановки элемента в очередь.

Сигнал с выхода четвертого элемента И 83 поступает на вход третьего 101 элемента ИЛИ матрицы 98. 40 Сигнал на выходе п того элемента И 84 по вл етс  при комбинации сигналов на входах 47-55, соответствующей первому состо нию (47 1, 48 0) операции записи в устройство 45 (50 0, 51 1, 52 1) по первому адресу очереди (53 1, 54 0), и при наличии признака пустой очереди (55 1), что соответствует режиму постановки элемента в пустую оче- 50, редь.

Сигнал с выхода п того элемента И 84 поступает на вход третьего 101 элемента ИЛИ матрицы 98.

Сигнал на выходе шестого элемен- 55 та И 85 по вл етс  при комбинации сигналов на входах 47-55, соответ- .ствующей .второму состо нию (47 0, 48 1) операции записи в устрой- ство (50 0 , 51 1. 52 1) по

23

5Д

nopBONry адресу очереди (53 1, 0), Что соответствует режиму постановки элемента в очередь.

Сигнал с выхода шестого элемента И 85 поступает на вход п того 103 элемента ИЛИ 98 матрицы.

Сигнал на выходе седьмого элемента И 86 по вл етс  при комбина- гщн сигналов на входах 47-55, соответствующей третьему состо нию (47 1, 48 1) операции записи в устройство (50 0, 51 1, 52 1) по первому адресу очереди (53 1, 34 ), что соответствует режиму постановки элемента в очередь.

Сигнал с выхода седьмого элемента И 86.поступает на вход второго

100элемента ИЛИ матрицы 98,

. Сигнал на выходе восьмого элемента И 87 по вл етс  при комбинации сигналов на входах 47-55, соответствующей первому состо нию (47 1, 48 0) операции записи в устройство (50 0 51 1, 52 1) по первому адресу очереди (53 1, 54 - 0), что соответствует режиму постановки элемента в непустую очередь.

Сигнал с выхода восьмого элемента И 87 поступает на вход третьего

101и восьмого 105 элемента ИЛИ матрицы 98.

Сигнал на выходе дев того элемента И 88 по вл етс  при комбинации сигналов на входах 47-55, соответствующей циклу начальной выборки устройства (47 - 0, 48 0) при об- |ращении к устройству (52 1) с операцией чтени  из устройства (50 1, 51 (2, 52 1) по первому адресу очереди (53 1, 54 0), что соответствует режиму извлечени  элемента из очереди.

Сигнал с выхода дев того элемента И 88 поступает вход третьего 101 элемента ИЛИ матрицы 98.

Сигнал на выходе дес того элемента И 89 по вл етс  при комбинации сигналов на входах 47-55,соответствующей первому состо нию (47 1, 48 ) операции чтени  из устройства (50 1, 51 0, 52 1) по первому адресу очереди (53 1, 54 ) и при отсутствии признака пустой очереди (55 0), что Соответствует режиму извлечени  элемента из. непустой очереди.

Сигнал с выхода дес того элемента И 89 поступает на входы четвертого

151346024

102, шестого 104 и восьмого 106 йле10

15

20

25

30

ментов ИЛИ матрицы 98.

Сигнал на выходе одиннадцатого элемента И 90 по вл етс  при комбинации сигналов на входах 47-55, соответствующей второму состо нию (47 i , 48 1) операции чтени  из устройства (50 1, 51 -0, 52 1) по первому адресу очереди (53 1, 54 ) и при отсутствии признака пустой очереди (55 (2), что соответствует режиму извлечени  эле- ента из непустой очереди.

Сигнал с выхода одиннадцатого элемента И 90 поступает на входы четвертого 102, шестого 104 и восьмого 106 элементов ИЛ.И матрицы 98.

Сигнал на выходе двенадцатого элемента И 91 по вл етс  при комбинации сигналов на входах 47-55, соответствующей третьему состо нию (47 1, 48 1) операции чтени  из устройства (50 1, 51 , 52 1) по первому адресу очереди (53 1, 54 0) и при отсутствии признака пустой очереди (55 0), что соответствует режиму извлечени  элемента из не:пустой очереди.

Сигнал с выхода двенадцатого элемента И 91 поступает на входы второго 100, четвертого 102, шестого 104 и восьмого 106 элементов ИЛИ матрицы 98.

Сигнал на выходе тринадцатого эле- мента И 92 по вл етс  при комбинации сигналов.на входах 47-55, соответствующей первому состо нию (47 1, 48 0) операции чтени  из устройства (50 1, 51 , 52 1) по первому адресу очереди (53 1, 54 Z) и при наличии признака пустой очереди (55 1), что соответствует режиму извлечени  -элемента из пустой очереди.

Сигнал с выхода тринадцатого элемента И 92 поступает на входы второ- гр 100, четвертого 102 и шестого 104 элементов ИЛИ матрицы 98.

Сигнал на выходе четырнадцатого элемента И 93 по вл етс  при комбинации сигналов на входах 47-55,соответствующей циклу начальной выборки . устройства (47 0, 48 0) при обращении к устройству (52 1) с опе- 55 рацией чтени  (50 1, 51 0) по второму адресу очереди (53 0, 54 1), что соответствует режиму чтени  длины очереди.

40

45

50

5

0

5

0

ментов ИЛИ матрицы 98.

Сигнал на выходе одиннадцатого элемента И 90 по вл етс  при комбинации сигналов на входах 47-55, соответствующей второму состо нию (47 i , 48 1) операции чтени  из устройства (50 1, 51 -0, 52 1) по первому адресу очереди (53 1, 54 ) и при отсутствии признака пустой очереди (55 (2), что соответствует режиму извлечени  эле- ента из непустой очереди.

Сигнал с выхода одиннадцатого элемента И 90 поступает на входы четвертого 102, шестого 104 и восьмого 106 элементов ИЛ.И матрицы 98.

Сигнал на выходе двенадцатого элемента И 91 по вл етс  при комбинации сигналов на входах 47-55, соответствующей третьему состо нию (47 1, 48 1) операции чтени  из устройства (50 1, 51 , 52 1) по первому адресу очереди (53 1, 54 0) и при отсутствии признака пустой очереди (55 0), что соответствует режиму извлечени  элемента из не:пустой очереди.

Сигнал с выхода двенадцатого элемента И 91 поступает на входы вто рого 100, четвертого 102, шестого 104 и восьмого 106 элементов ИЛИ матрицы 98.

Сигнал на выходе тринадцатого эле- мента И 92 по вл етс  при комбинации сигналов.на входах 47-55, соответствующей первому состо нию (47 1, 48 0) операции чтени  из устройства (50 1, 51 , 52 1) по первому адресу очереди (53 1, 54 Z) и при наличии признака пустой очереди (55 1), что соответствует режиму извлечени  -элемента из пустой очереди.

Сигнал с выхода тринадцатого элемента И 92 поступает на входы второ- гр 100, четвертого 102 и шестого 104 элементов ИЛИ матрицы 98.

Сигнал на выходе четырнадцатого элемента И 93 по вл етс  при комбинации сигналов на входах 47-55,соответствующей циклу начальной выборки . устройства (47 0, 48 0) при обращении к устройству (52 1) с опе- 55 рацией чтени  (50 1, 51 0) по второму адресу очереди (53 0, 54 1), что соответствует режиму чтени  длины очереди.

0

45

50

251

Сигнал с выхода четырнадцатого элемента И 93 поступает на вход третьего 101 элемента ИЛИ матриць 98.

Сигнал на выходе п тнадцатого элемента И 94 по вл етс  при комбинации сигналов на входах 47-55, соответствующей первому состо нию (47 1, 48 ) операции чтени  из устройства (50 1, 51. 0, 52 1) по второму адресу очереди (53 0, 54 1), что соответствует режиму чтени  дпины очереди.

Сигнал с выхода п тнадцатого элемента И 94 поступает на входы второг 100, четвертого 102 и одиннадцатого 109 элементов ИЛИ матрицы 98.

Сигнал на выходе шестнадцатого элемента И 95 по вл етс  при комбинации сигналов на входах 47-55, соответствующей циклу начальной выборки устройства (47 0, 48 0) при обращении к устройству (52 1) с операцией записи (50 0, 51 1) по второму адресу очереди (53 0, 54 1), что соответствует режиму разрушени  очереди.

Сигнал с выхода шестнадцатого элемента И 95 поступает на вход третьего 101 элемента ИЛИ матрицы 98.

Сигнал на выходе семнадцатого элемента И 96 по вл етс  при комбинации сигналов на входах 47-55, соответствующей первому состо нию (47 1, 48 0) операции записи в устройство (50 , 51 1, 52 1) по второму адресу очереди (53 0 , ,54 1), что соответствует режиму разрушени  очереди.

Сигнал с выхода семнадцатого элемента И 96 поступает на вход дес того 108 элемента ИЛИ. матрицы.98.

Сигнал на выходе восемнадцатого элемента И 97 по вл етс  при комбинации сигналов на входах 47-55, соответствующей второму состо нию (47 0, 48 1) операции записи в устройство . (50 0, 51 1., 52 1) по второму адресу очереди (53 0, 54 1), что соответствует режиму разрушени  очереди.

Сигнал с выхода восемнадцатого элемента И 97 поступает на вход второго 100 элемента ИЛИ матрицы 98.

Матрица 98 второго дешифратора предназначена дл  получени  сигналов Vщ aвлeни  на выходах 110-120 при наличии определенных условий на ее входе.

346026

Сигнал с выхода 110 второго дешифратора предназначен дл  разрешени  записи информации с первой информационной шины 20 устройства в регистр 39; с выхода блока 37 пам ти - в регистр 40; признак пустой очереди с выхода дешифратора 43 - в регистр 41; с выхода блока 38 пам Q ти - в регистр 42 и с выхода блока 45 пам ти - в реверсивный счетчик 44. Кроме того, сигнал с выхода 110 дешифратора 2 сбрасывает счетчик 3 в нулевое состо ние.

Сигнал на выход 110 дешифратора 2 поступает с выхода первого 99 элемента ИЛИ матрицы 98 при условии наличи  сигналов с выхода второго ИЛИ 81 и третьего 82 элементов И ма0 трицы 79.

Сигнал с выхода 111 дешифратора 2 предназначен дл  выдачи ответа в ЭВМ о завершении текущей операции. Кроме того, этот сигнал закрьшает

5 элемент И 9 и сигналы с выхода генератора не поступают на входы счетчика 3 и дешифратора 1.

Сигнал на выход 111 дешифратора 2 поступает с выхода второго 100 эле0 мента ИЛИ матрицы 98 при условии наличи  сигналов с выхода седьмого ИЛИ 86, двенадцатого 91 или тринадцатого 92, или п тнадцатого 94, или восемнадцатого 97 элементов И матрицы 79.

Сигнал с выхода 112 дешифратора 2 предназначен дл  разрешени  приема адреса данных из системной магистрали в первую информационную шину 20 устройства через магистральный приемник 5.

Сигнал на выход 112 дешифратора 2 поступает с выхода третьего 101 элемента ИЛИ матрицы 98 при условии наличи  сигналов с выхода второго 81 или третьего 82, или четвертого 83, или п того 84, или восьмого 87, или дев того 88, или четырнадцатого 93, или шестнадцатого 95 элементов И матрицы 79.

Сигнал с выхода 113 дешифратора 2 предназначен дл  разрешени  выдачи данных с второй информационной шины 34 устройства в системную магистраль через магистральньш пере датчик 6.

Сигнал на выход 113 дешифратора 2 поступает с выхода четвертого 102 элемента ИЖ матрицы 98 при условии

5

0

5

0

наличи  сигналоэ с выхода дес того 89 или одиннадцатого 90, или двенадцатого 91, или тринадцатого 92, или п тнадцатого 9А элементов И матрицы 79.

Сигнал с выхода 114 дешифратора 2 предназначен дл  разрешени  вьщачи данных, хран щихс  в регистре 39 устройства, во вторую информагщон- ную шину 34.

Сигнал на выход 114 дешифратора 2 поступает с выхода п того 103 элемента ИЛИ матрицы 98 при условии наличи  сигнала с выхода шестого 85 элемента И матрицы 79.

Сигнал с выхода 115 дешифратора 2 предназначен дл  разрешени  вы-. дачи данных, хран щихс  в регистре 40 устройства, во вторую информационную шину 34.

Сигнал на выход 115 дешифратора 2 поступает с выхода шестого 104 элмента ИЛИ матрицы 98 при условии наличи  сигналов с выхода дес тога 89 или одиннадцатого 90, или двенадцатого 91, или тринадцатого 92 элемента И матрицы 79. I Сигнал с выхода 116 дешифратора 2 предназначен дл  разрешени  выдач данных, хран щихс  в регистре 42 ус I ройства, во вторую информационную I шину 34. Сигнал на выход 116 депшфратора I2 поступает с выхода седьмого 105 I элемента ИЛИ матрицы 98 при условии наличи  сигнала с выхода восьмого I87 элемента И матрицы 79. i Сигнал с выхода 117 депшфратора I2 предназначен дл  разрешени  выда- чи данных, хран щихс  в буферной пам ти 36 устройства, в первую информационную шину 20.

Сигнал на выход 117 дешифратора 2 поступает с выхода восьмого 106 элемента ИЛИ матрицы 98 при условии наличи  сигналов с выхода дес того 89 или одиннадцатого 90, или двенадцатого 91 элемента И матрицы 79. Сигнал с выхода 118 дешифратора 2 предназначен дл  разрешени  записи информации с первой информационной шины 20 устройства в счетчик 4. Сигнал на выход 118 дешифратора 2 поступает с.выхода дев того 107 элемента ИЛИ матрицы 98 при условии наличи  сигнала с выхода второго 81 элемента И матрицы 79.

0

5

0

5

0

5

0

55

Сигнал с выхода 119 дешифратора 2 предназначен дл  сброса реверсивного счетчика 44 устройства в нулевое состо ние.

Сигнал на выход 119 дешифратора 2 поступает с выхода дес того 108 элемента ИЛИ матрицы 98 при условии наличи  сигналов с выхода первого 80 или семнадцатого 96 элементов И матрицы 79.

Сигнал с выхода 120 дешифратора 2 предназначен дл  разрешени  вьодачи данных с выхода реверсивного счет- чйка 44 устройства во вторую информационную шину 34 через передатчик 46. .

Сигнал на выход 120 дешифратора 2 поступает с выхода одиннадцатого 109 элемента ИЛИ матрицы 98 при условии наличи  сигнала с выхода п тнадцатого 94 элемента И матрицы 79.

Матрица 57 элемента И дешифратора 1 имеет такое же назначение, как и матрица 79 элементов И дешифратора 2.

Сигнал на выходе первого элемента И 58. матрицы 57 элементов И дешифратора 1 вырабатываетс  по такому же условию, как и на выходе пер вого элемента И 80 матрицы 79 дешифратора 2.

Сигнал с выхода первого элемента И 58 поступает на входы первого 66, второго 67 и шестого 71 элементов ИЛИ матрицы 65 дешифратора 1. .

Сигнал на выходе второго элемента И 59 матрицы 57 .элементов И дешифратора 1 вырабатьшаетс  по такому же условию, как и на выходе п того элемента И 84 матрицы 79 дешифратора 2.

Сигнал с выхода второго элемента И 59 поступает на входы второго 67 и третьего 68 элементов ИЛИ матрицы 65 дешифратора 1.

Сигнал на выходе третьего элемента И 60 матрицы 57 дешифратора 1 вы- рабатьгоаетс  по такому же условию, как и на выходе дес того элемента И 89 матрицы 79 дешифратора 2.

Сигнал с выхода третьего элемента И 60 поступает на входы второго 67 и п того 70 элементов матрицы 65 дешифратора 1.

Сигнал на выходе четвертого элемента И 61 матрицы 57 дешифратора 1 вырабатываетс  по такому же условию.

как и на выходе семнадцатого элемента И 96 матрицы 79 дешифратора 2

Сигнал с выхода четвертого элемета И 61 поступает на входы второго 67 и шестого 71 элементов ИЛИ матрицы 65 дешифратора 1.

Сигнал на выходе п того элемента И 62 матрицы 57 дешифратора 1 вырабатываетс  по такому же условию, как и на выходе восьмого элемента И 87 матрицы 79 дешифратора 2. .

Сигнал с выхода п того элемента И 62 поступает на входы третьего 68 и четвертого 69 элементов ИЛИ матрицы 65 дешифратора 1.

Сигнал на выходе шестого элемента И 63 матрицы 57 дешифратора 1 вырабатываетс  по такому же условию, как и,на вь1коде шестого элемента И 85 матрицы 79 дешифратора 2,

Сигнал с выхода шестого элемента И 63 поступает на входы четвертого 69 и шестого 71 элементов ИЛИ матрицы 65 дешифратора 1.

Сигнал на выходе седьмого элемента И 64 матрицы 65 дешифратора 1 вырабатываетс  по такому же условию, как и на выходе одиннадцатого элемента И 90 матрицы 79 дешифратора 2.

Сигнал с выхода седьмого элемента И 64 поступает на вход шестого 71 элемента ИЛИ матрицы 65 дешифратора 1.

Матрица 65 элементов ИЛИ дешифратора 1 предназначен дл  обеспечени  условий выработки сигналов записи на выходах 73-78 дешифратора 1.

Сигнал с выхода 73 дешифратора 1

производит модификацию счетчика 4, Сигнал на выходе 73 дешифратора 1 вырабатываетс  при условии по влени  сигнала на выходе первого 66 элемента ШШ матрицы 65 и при наличии разрешающего сигнала и цепи 121. Сигнал на выходе первого элемента ИЛИ 66 по витс  при условии наличи  сигнала с выхода первого 58 элемента И матрицы 57.

t

Сигнал с выхода 74 дешифратора 1 производит запись данных с первой информационной шины 20 в блок 35 пам ти устройства.

Сигнал на выходе 74 дешифратора 1 вырабатьшаетс  при условии по влени  сигнала на выходе второго 67 элемента ШШ матрицы 65 и при наличии разрешающего сигнала в цепи 121..

0

5

0

5

Сигнал на выходе второго элемен- та ИЛИ 67 по витс ,при условии наличи  сигнала с выхода первого 58 или второго 59, или третьего 60,или четвертого 61 элементов И матрицы 57.

Сигнал с выхода 75 дешифратора 1 производит запись данных с первой информационной шины 20 в блок 38 пам ти . Кроме того, он задним своим фронтом производит прибавление единицы к содержимому реверсивного счетчика 44.

Сигнал на выходе 75 дешифратора 1 вырабатываетс  при условии по влени  сигнала на выходе третьего 68 элемента ШШ матрицы 65 и при наличии разрешающего сигнала в цепи 121.

Сигнал на выходе третьего элемента РШИ 68 по витс  при условии наличи  сигнала с выхода второго 59 или п того 62 элементов И матрицы 57.

Сигнал с выхода 76 дешифратора 1 производит запись данных с первой информационной шины 20 в буферную пам ть 36 устройства.

Сигнал на выходе 76 дешифратора 1 вырабатываетс  при условии по влени  сигнала на выходе четвертого 69 элемента ИЛИ матрицы 65 и при наличии разрешающего сигнала в цепи 121.

Сигнал на выходе четвертого элемента 1-ШИ 69 по витс  при условии наличи  сигнала с выхода п того 62 или шестого 63 элементов И матрицы 37.

Сигнал с выхода 77 дешифратора 1 производит вычитание единицы из содержимого реверсивного счетчика 44 устройства.

Сигнал на выходе 77 дешифратора 1 вьфабатьтаетс  при условии по влени  сигнала на выходе п того 70 элемента ИЛИ матрицы 65 и при наличии разрешающего сигнала в цепи 121.

Сигнал на выходе п того элемента 5 ИЛИ 70 по витс  при условии наличи  сигнала с выхода третьего 60 элемента И матрицы 57.

Работа первого и второго дешиф- , раторов в различных режимах работы устройства, описанных в тексте за вки , проиллюстрирована временными диаграммами (фиг.5-11). Каждое состо ние работы устройства селектирует один из семнадцати элементов И ма- 5 трицы 79 дешифратора 2. Сигналы с выходов элементов И матрицы 79 через элементы ИЛИ матрицы 98 . формируют управл ющие сигналы на выходах 110-120.

0

5

0

0

10

20

25

, 1513460

Каходое состо ние работы устройста , npi котором необходимо произвети запись, селектирует один и  cet-oi лементов И матри1.ы 57, дешифратора 1, игналы с выходов элементов И мат- ицы 57 через элементы ИЛИ матрицы 5 и элементы И 72 формируют сиг иалы записи на выходах 73-78.

Каждому режиму работы устройства редшествует исходное состо ние. В {СХОДНОМ состо нии, когда нет обра ени  к устройству (52 0) и нет / казани  о сбросе (49 0), незавиимо от состо ни  остальных сигиа.лов рабатывает второй элемент, И 81 де- ;ифратора 2 и сигнал с его выхода оступает через элементы ИЛИ 99, ИЛИ 101 и ИЛИ 107 на выходы 110, 112 и 115 дешифратора 2. В дешифраторе 1 и один из элементов И матрицы 57 е срабатывает и сигналы на выходах деширатора 1 отсутствуют. В исходном состо нии устройство будет находитьс  до тех пор, пока не по-.,  витс  обращение к нему от ЭВМ (52 1) или не по витс  сигнал (49 1) сброса (момент Т1 на фиг.5-11),

Временна  диаграмма работы первого и второго дешифраторов в режиме Сброс устройства представлена на фиг.5.

о При поступлении сигнала на вход 49 первого и второго дешифраторов (момент Т1) в депшфраторе 2 включаетс  первый элемент И 80 и выключаетс  второй элемент И 81. Сигнал с выхода первого элемента И 80 через дес тый элемент ИЖ 108 поступает на выход 119 дешифратора 2. Выключение второго элемента И 81 приводит к сн тию |сигналов на выходах 110э112и 118. рн тие сигнала с выхода 110 выводит реверсивный счетчик 44 из режима параллельной записи. Сн тие сигнала с быхода 112 закрывает магистраль- :ный приемник 5 и в первой информационной шине 20 устанавливаетс  код нул  (отсутствие каких-либо данных). Сн тие сигнала с выхода 118 переведет счетчик 4 из режима параллельной записи в счетный. Сигнал с выхода 119 установит реверсивный счетчик 44 в «улевое состо ние.

В дешифраторе 1 при поступлении сигнала на вход 49 включаетс , первьш :элемент И 58 и приход следующего (после по влени  сигнала на входе 49) импульса по цепи 121 разрешени 

г

вы н вы п чи ю и

35 с . о

55 м

30

40

50

0

5

460

32

выдачи вызовет по вление импульсов на выходах 73, 74 и 78, Сигналом с выхода 74 будет записан код нул  с первой информационной шины 20 в блок 37 пам ти по нулевому адресу со счетчика 4 о Сигналом с выхода 78 произойдет запись нулевого значени  с выхода реверсивного счетчика 44 в блок 45 пам ти по тому же адресу. Задний фронт сигнала с выхода 73 переведет счетчик 4 в первое состо ние.Следующий импульс на цепи 121 разрешени  вьщачи вызовет запись нулей в блоки 37 и 45 пам ти по второму адресу и так до тех пор, пока блоки 37 и 45 пам ти не обнул тс  nor всем адресам, после чего сигналом переполнени  со счетчика 4 сниметс  сигнал на входе 49 дешифраторов и устройство перейдет в исходное состо ние (момент Т2).

Работа первого и второго дешифраторов при обращении ЭВМ к устройству с операци ми ввода/вывода проиллюстрирована .временными диаграммами (фиг.6-11).

операци  обращени  ЭВМ к устройству состоит из цикла начальной выборки, цикла, вьшолнени  операции и цикла завершени  операции.

Цикл начальной выборки любого ре- жима работы устройства (кроме режима Сброс) начинаетс  в момент времени Т1, через 100-150 не после установки в системной магистрали адре- 35 са очереди обращени , ЭВМ устанавливает сигнгш в линию синхронизации, который поступает на вход (52 1) дешифраторов, К этому моменту дешифратор 7 адреса определ ет обращение к устройству по первому (53 1, 54 0) адресу очереди (операции постановки в очередь и извлечени  из очереди) или по второму .(53 0, 54 1). адресу очереди (операции чтени  длины очереди или разрушени  очереди). В момент Т1 включаетс  третий элемент И 82 девмфратора 2 и активизирует сигналы на выходах 110 и 112 дешифратора 2, Сн тие сигнала с выхода 118 дешифратора 2 (второй элемент И 81 вьпшючен)-зафиксирует в счетчике 4 код адреса очереди . обращени  до конца текущей операции.

Через некоторый промежуток вре- 55 мени после установки сигнала на входе 52 дешифраторов (момент Т2) ЭВМ снимает код адреса с системной магистрали и начинает операцию ввода

0

40

50

3315

(50 1, 51 0) или вывода (50 , 51 1). К этому моменту дешифратор 43 анализирует признак пустой очереди и сигнал с его выхода через ре- гистр 41 поступает (если очередь пуста ) на вход 55 дешифраторов. В этом состо нии в дешифраторе 2 включаетс  только четвертый элемент И 83 (постановка в очередь) или дев тый элемент И 88 (извлечение из очереди), или четырнадцатьш элемент И 93 (чтение длины), или шестнадцатый элемент И 95 (разрушение очереди) и сигнал с одного из выходов этих элементов активизирует сигнал на выходе 112. Сн тие сигнала с выхода 110 (третий элемент И 82 выключен) прекращает запись в первой, второй, третий и четвертый регистры, реверсивный счет чик и подготавливает счетчик 3 устройства к счету.

Задний фронт первого (после установки сигнала на входе 50 или 51) импульса на цепи 121 переведет счет- .чик 1 из нулевого состо ни  в первое и на входах 47 и 48 дешифраторов установитс  код , 48 ( (момент ТЗ). До мемента ТЗ в дешифраторе 1 не включаетс  ни один элемент И матрицы 57 и дешифратор 1 импульсов записи не вырабатывает.

С момента ТЗ начинаетс  цикл выполнени  операции, который дл  каждого режима протекает по разному. Завершаетс  цикл выполнени  операции об зательной вьщачей в ЭВМ сигнала ответа с выхода 111 дешифратора 2, ЭВМ, получив сигнал с выхода 111 дешифратора 2, завершает операцию ввода или вывода, сн в сигнал с четвертого (50 0) или п того (51 0) входов дешифраторов. Б этом случае устройство переходит в состо ние, предшествующее моменту времени Т2, т.е. включаетс  третий элемент И 82 дешифратора 2, по вл ютс  сигналы на выходах 110, 112, обнул етс  счетчик 3 (47 0, 48 0) и снимаетс  сигнал ответа с выхода 111. ЭВМ в ответ на сн тие сигнала с выхода 111 завершает текущую операцию и снимает сигнал синхронизации с входов 52 дешифраторов . Устройство переходит в исходное состо ние. Во врем  цикла завершени  работы дешифратор 1 никаких импульсов записи не вьфабатьша ет, Т|,е, в нем не включаетс  ни один из элементов И матрихдр 57.

034

Далее будет описыватьс  только цикл вьшолнени  операции, так как циклы начальной выборки и заверше- ни  одинаковы дл  всех режимов ра- боты устройства.

Дл  постановки элемента очереди в необходимую очередь ЭВМ адресуетс  к этой очереди по ее первому ад0

s

0

5

0

0

5

5

ресу. с операцией записи, устанавлива  на системной магистрали код номера элемента очереди.

Временна  диаграмма работы первого и второго дешифраторов в режиме постановки элемента очереди в пустую очередь представлена на фиг.6, На фиг.6-11 знаком обозначен произвольный,не имеющий значени  уровень сигнала.

В цикле начальной выборки режима постановки элемента в пустзто очередь в- третьем регистре зафикс1фовалс  единичный сигнал с выхода дешифратора 43 как признак пустой очереди, а в регистре 39 - код номера устанавливаемого в очередь элемента (например , дес ть). В реверсивном счетчике 44 записан код нул  (очередь бьша пуста) с выхода блока 45 пам ти. В момент ТЗ, когда счетчик 3 перейдёт из нулевого (47 0, 48 0) соето ни  в первое (47 1, 48 0), при наличии признака пустой очереди (55 1) в дешифраторе 2 включаетс  п тый элемент И 84, сигнал

5 с выхода которого поступает (как и в цикле начальной выборки) на выход 112 дешифратора 2 и последний комбинацию выходных сигнало не мен ет. В дешифраторе 1 в этом случае срабатывает второй элемент И 59 и сигнал с его выхода по витс  на выходах второго 67 к третьего 68 элементов ИЛИ матрицы 65. Второй (после момента Т2) импульс в цепи 121 разрешит выдачу сигналов записи на выходах 74 и 75 дешифратора 1. Импульс с выхода 74 дешифратора 1 запишет в блок 38 пам ти код числа дес ть (первого элемента очереди)

0 с первой информационной шины 20.

Сигнал с выхода 75 запишет код числа дес ть в блок 37 пам ти, как код последнего элемента очереди. Задний фронт сигнала с выхода 75 прибавит единицу к содержимому реверсивного счетчика. Задний фронт второго импульса переведет счетчик 3 из первого состо ни  во второе (момент Т4).

3515

В этом состо нии (47 0 , 48 1) в дешифраторе 2 включитс  шестой элемент И 85 и активным станет сигнал на выходе 114 дешифратора 2. В этом случае во второй информационной шине 34 установитс  код числа дес ть из регистра 39. В дешифраторе 1 в этом состо нии включаетс , шестой элемент И бЗ, и сигнал с его выхода по витс  на выходах четвёртого 69 и шестого 71 элементов ИЖ. Третий импульс в цепи 121 разрешени  выдачи вызовет по вление сигналов на выходах 72 и 78 дешифратора 1. Импульс с выхода 72 зацишет ноль с первой информационной шины 20 в буфер1гую пам ть 36 по.адресу дес ть. Сигнал с выхода 78 дешифратора 1 запишет код единицы с выхода реверсивного счетчика 44 в блбк 45 пам ти. Задний фронт третьего импульса переведет счетчик 3 из второго состо ни  в третье (момент Т5). Начинаетс  цикл завершени  операции,

В третьем состо нии (47 1, 48 1) включаетс  седьмой элемент И 86 второго дешифратора и сигнал с его вькода через второй элемент ИЛИ 100 (выход 111) закроет элемент И 9 устройства и импульсы перестанут поступать в цепь 121 разрешени  выдачи. того, сигнал с выхода 111 сообщит ЭВМ о завершении операции постановки элемента с номером дес ть в адресуемую очередь. ЭВМ, получив I сигнал с выхода. 111 дешифратора 2, : снимет сигнал вывода (48 0). Де- I шифратор 2 снимет сигнал с выхода 1 I(момент Т6), ЭВМ снимает сигнал I синхронизации (52 ). Устройство I переходит в исходное состо ние (мо- :кент Т7).

Дл  постановки следующего элемента в,эту же очередь ЭВМ, как и в предыдущем случае, адресуетс  к этой очереди с операцией вывода (записи ) , установив на системной магист- рали код второго элемента очереди (например,, ста).

Временна  диаграмма работы первого и второго дешифраторов в режим постановки элементов в непустую очередь представлена на фиг.7,

В цикле начальной выборки регист 39 зафиксировал код числа сто как номер устанавливаемого элемента очереди , регистр 40 - код числа дес ть как номер первого элемента очереди.

5

60

36

регистр 41 - признак непустой очереди (55 0) , регистр 42 - код числа дес ть, как номер последнего элемента очереди.

После завершени  цикла начальной выборки (момент ТЗ) при единичном состо нии счетчик-а 3 (47 1, 48 0) и при отсутствии признака пустой очереди (55 0) в дешифраторе 2 включитс  восьмой элемент И 87 и ак- тивизирз ет сигнал на выходах 112 и 116, Сигнал с выхода 116 открывает регистр 42 и по втррой информационной шине 34 распространитс  код числа дес ть. В дешифраторе 1 в этом состо нии включитс  элемен- И 62 и подготовит выдачу сигналов записи на выходах 75 и 76. Второй (после момента Т2) импульс с цепи 121 разрешени  вьщачи инициирует выдачу импульсов записи на выходах 75 и 76 дешифратора 1. Сигнал с выхода 75 дешифратора 1 ггроизведет запись кода числа сто с первой информационной шины 20 в блок 37 пам ти и своим задним фронтом прибавит единицу е содержимому реверсивного счетчика 44, Сигнал с выхода 76 дешифратора 1 запишет код числа сто в буферную пам ть 36 по адресу дес ть. Задний фронт второго импульса переведет счетчик 3 во второе состо ние (момент Т4).

В этом состо нии (47 0, 45 1) в дешифраторе 2 включитс  шестой элемент И 85 и активным станет сигнал на выходе 114 дешифратора 2, В этом случае во второй информационной шине 34 становитс  код числа сто из регистра 39, В дешифраторе 1 в этом состо нии включаетс  шестой элемент И 63,и сигнал с его выхода по витс  на выходах четвертого 69 и шестого 71 элементов УШИ,- Третий импульс в цепи 121 разрешени  вадачи вызовет по вление сигналов на выходах 76 и 78 дешифратора 1, Импульс с выхода 76 запишет ноль с первой информационной шины 2,в буферную пам ть 36 по ад- ресу сто. Сигнал с выхода 78 первого дешифратора запишет код двойки с выхода реверсивного счетчика 44 в блок 45 пам ти.

Задний фронт третьего импульса переведет счетчик 3 из второго состо-, 55  ни  в третье (момент ТЗ). Начинаетс  цикл завершени  операции,

В третьем состо нии (47 1, 48 1) включаетс  седьмой элемент И 86

0

5

0

45

50

37.15

дешифратора 2 и сигнал с его выхода через второй элемент ИЛИ 100 (выход 111) закроет первый элемент И устройства и импульсы перестанут поступать в цепь 121 разрешени  выдачи. Кроме того, сигнал с выхода 111 сообщит ЭВМ о завершении операции постановки элемент с номером сто в адресуемую очередь. ЭВМ, получив сигнал с выхода 111 дешифратора 2 снимет сигнал вывода (51 0f). Дешифратор 2 снимет сигнал с выхода 111 (момент Т6). ЭВМ снимает сигнал синхрониза ции (52 0). Устройство переходит в исходное состо ние (момент Т7).

Дл  извлечени  элемента из очереди ЭВМ адресуетс  к нужной очереди по первому ее адресу с операцией ввода (чтени ). Устройство вьщает в ЭВМ номер первого элемента очереди Если очередь пуста , устройство выдает в ЭВМ нулевой код.

Временна  диаграмма работы первого и второго дешифраторов в режи-i мё извлечени  элемента из непустой очереди представлена на фиг.8.

В цикле начальной выборки при поступлении сигнала ввода на вход 50 дешифраторов (момент Т2) сработает дев тый элемент И 88 матрицы I 79 и активизирует сигнал, как и в предыдущих случа х, только на выходе 112 дешифратора 2.

После завершени  цикла начальной выборки (момент ТЗ) при единичном состо нии первого счетчика (47 1, 48 i) и при отсутствии признака пустой очереди (55 0) в дешифраторе 2 включитс  дес тый элемент И 89 и активизирует сигналы на вькодах 113, 115 и 117 дешифратора 2. Сигналами с выходов 115 и 113 открываютс  регистр 40 и магистральный передатчик 6. Код номера первого элемента очереди поступает в системную магистраль. Сигнал с выхода 117 открывает буферную пам ть 36 и код номера , следующего за первым элемента поступает в первую информационную ши-ну 20..

В дешифраторе 1 в этом состо нии включитс  третий элемент И 60 и второй (после момента Т5) импульс в це пи 121 разрешит выдачу сигналов записи с выходов 74 и 77 дешифратора Сигнал с выхода 74 запишет в блок - 37 пам ти код номера следующего элемента очереди или код нул , если вы3460

38

5

даетс  последний элемент очереди. Сигнал с выхода 77 уменьшит на единицу содержимое реверсивного счетчика 44. Задний фронт второго импульса (момент Т4) переведет счетчик 3 из первого состо ни  во второе (47 52, 48 1), при котором в дешифраторе 2 включитс  одиннадцатый элемент И 90, который активизирует комбинацию выходных сигналов такую же, как и элемент И 89 в предыдущем состо нии устройства (47 1, 48 0).

В дешифраторе 1 в этом состо нии включитс  седьмой элемент И 64 и тре- тий импульс на цепи 121 разрешит вьщачу импульса записи на выходе 64 дешифратора 1, которьй запишет скорректированный код длины очереди в блок 45 пам ти.

Задний фронт третьего импульса (момент Т5) переведет счетчик 3 в третье состо ние (47 1, 48 t), при котором в дешифраторе 2 включитс  двенадцатьш элемент И 91 и к уже имеющимс  сигналам на выходе дешифратора 2 добавитс  сигнал на выходе 111, который сообщит ЭВМ о завершении операции, т.е. о том, что номер первого элемента очереди установлен на системной магистрали, после чего ЭВМ завершает операцию чтени  (момент Т6, Т7).

Временна  диаграмма работы дешиф- 5 ратора 2 в режиме извлечени  элемента из пустой очереди, т.е. когда 1 ЭВМ пытаетс  прочесть номер элемен- та очереди, а адресуема  очередь пу0

5

0

ста , представлена на фиг.9,

В цикле начальной выборки, когда произошло обращение- к устройству (52 1) с операцией чтени  (50 1, 51 0) по первому адресу очереди (53 1, 54 ч 0) и дешифратор 43 устойства определил признак пустой очереди , на вход 55.дешифраторов будет подан высокий уровень (55 1) с выхода регистра 41. После завершени  цикла начальной выборки (момент

ТЗ) при единичном состо нии счетчика 3 (47 1, 48 ) в дешифраторе 2 включитс  тринадцатый элемент И 92 и сигнал с его выхода через второй 100, четвертый 102 и шестой 104 элемент ИЛИ поступит на выходы 111,

113 и 115. Сигнал с выхода 115 вы- даст код нул  (с регистра 40 через открытьй сигналом 113 магистральный

передатчик 6) в системную магистраль , а сигнал с выхода 111 дешифратора 2 сообщит ЭВМ о завершении оператщи, ЭВМ обычным образом завер- операцию .(моменты Т4, Т5) ,

Дешифратор 1 в режиме чтени  пустой очереди не работает.

В режиме чтени  длины адресуемой очереди ЭВМ обращаетс  к устройству (52 1) с операцией чтени  (50 1, 51 0) по второму адресу очереди (53 0, 54 1) .

Временна  диаграмма работы дешифратора 2 .(дешифратор 1 в этом режиме не работает) представлена на фиг.10.

После завершени  цикла начапьнрй 1выборки (момент ТЗ) в дешифраторе 2 включаетс  п тнадцатый элемент И 94 и сигнал с его выхода через второй 100, четвертьй 102 и одиннадцатый 109 элементы ИЛИ поступит на выходы

1

113 и 120 дешифратора 2. Сигнал

с выхода 120 разрешит вьщачу кода длины адресуемой очереди из реверсивного счетчика 44 через передатчик 46 во вторую информационную шину устройства 34. Сигнал с выхода 113 разрешит выдачу кода длины адресуемой очереди из второй информационной шины 34 устройства через (открытьй магистральный передатчик 6 в системную магистраль. Сигнал с выхода 111 дешифратора 2 сообщит ЭВМ о завершении.операции. ЭВМ пбсле получени  сигнала с выхода 111 дешифратора 2 завершает операцию (моменты Т4, Т55,.

Дл  разрушени  какой-либо очереди ЭВМ адресуетс  к этой очереди (52 1) по второму ее адресу (53 0, 54 1) с операдаей записи (50 0, 51 -1).

Временна  диаграмма работы первого и второго дешифраторов в режиме разрушени  очереди представлена на фиг.11.

В этом режиме после завершени  цикла начальной выборки (момент ТЗ) при первом состо нии первого счетчика (47 1, 48 0) в дешифраторе 2 включаетс  семнадцатьШ элемент И 96 и сигнал с его вйхода через дес тый элемент ИЛИ 108 поступает на выход 119 дешифратора 2 и устанавливает в нулевое состо ние реверсивный счетчик 44.

В депшфраторе 1 в этом состо нии включаетс  четвертый элемент И 61 и

второй (после момента Т2) импульс в цепи 121 разрешит выдачу импульсов записи на выходы 74 и 78. При этом сигналом с выхода 74 деш1фратора 1

в блок 37 пам ти запишетс  код нул  (с первой информационной шины 20), а в.блок 45 пам ти запишетс  код нул  с выхода реверсивного счетчика

, -44. Задний фронт второго импульса переведет счетчик 3 во второе состо ние (47 2, 48 1), при котором в дешифраторе 2 включитс  восем- надцатьй элемент И 97 и сигнал с

, его выхода, через второй элемент

ИЛИ 100 поступит на выход 111 дешифратора 2 и сообщит ЭВМ о завершении операции (момент Т4). ЭВМ после получени  сигнала с выхода 111 деп шифратора 2 завершает операцию (моменты Т5 и Тб).

Claims (1)

1. Формула изобретени 

   j . Устройство дл  управлени  обменом информацией, содержащее буферную пам ть , два дешифратора, два счетчика , реверсивный счетчик, причем первый и второй выходы первого счетчика соединены с первым и вторым информационными входами первого и второго дешифраторов, первые выходы которых соединены соответственно с разрешающим входом и входом записи буферной пам ти, вторые выходы первого и вто5 рого дешифраторов соединены соответственно с входом уменьшени  счета и с установочным входом реверсивного счетчика, отличающеес  тем, что, с целью повьш1ени  быстро 0 действи  и сокращени  аппаратурных затрат, в устройство введены четыре регистра, три блока пакйдти, третий дешифратор, передатчик, дешифратор адреса, магистральный передатчик,

   45 магистральньй приемник, триггер, генератор импульсов, два элемента И, причем группа информационных выходов магистрального передатчика и группа информационных входов магистрального

   50 приемника образуют группу входов-вы-, ходов устройства дл  подключени  к адресной и информационной магистрали ЭВМ, установочньй вход второго счетчика соединен с первым входом

   55 neipBoro элемента И и  вл етс  входом . устройства дл  подгслючени  к установочной шине магистрали ЭВМ, третий, четвертьй и п тый информационные входы первого дешифратора соединены со0

   ответственно с третьим, четвертым и п тым информационными входами второго дешифратора и  вл ютс  входами устройства дл  подключени  соответственно к шине синхронизации, шине ввода, шине вывода магистрали ЭВМ, третий выход второго дешифрато соединен с первым входом второго элмента И и  вл етс  выходом устройства дл  подключени  к шине ответа магистрали ЭВМ, при этом синхровыхо

   «генератора импульсов соединен с вторыми входами первого и второго элементов И, выход второго элемента И соединен со счетным входом первого счетчика; и стробирующим входом пер- вого дешифратора, третий выход ко- торого.соединен со счетным входом второго счетчика, вход записи которого соединен с четвертым выходом второго дешифратора, шестой и седьмой информационные входы которого соединены соответственно с шестым и седьмым информационными входами первого дешифратора и с первым и вторым выходами дешифратора адреса, группа информационных входов которого соединена с группой разр дных выходов второго счетчика и с группами адресных входов первого, -второго и третьего блоков пам ти, группа информационных выходов буферной пам ти соединена с группой информа- .ционных входов второго счетчика, с группой информационных выходов магистрального приемника, с группами информационных входов первого и второго блоков пам ти, с группой информационных входов первого регистра и группой информационных входов буферной; пам ти, группа адресных входов которой соединена с группами информационных выходов первого, второго и третьего регистров, с группой информационных выходов передатчика и группой информационных входов магистрального передатчика, разрешакщий вход которого соединен с п тым выхо дом второго дешифратора, шестой вы0

   5

   0

   5

   0

   5

   0

   5

   ход которого соединен с разрешающим входом второго регистра, вход записи которого соединен с-входами записи реверсивного счетчика, первого, третьего и четвертого регистров, с установочным входом первого счетчика и с седьмым выходом второго дешифратора , восьмой выход которого соединен с разрешающим входом передатчика , группа информационных входов кот торого соединена с группой информа- ujjoHHbix выходов реверсивного счетчика и с группой информационных входов первого блока пам ти, группа инфор- махдаонных выходов которого нена с группой информационных входов реверсивного счетчика, вход увеличени  счета которого соединен с четвертым выходом первого дешифратора и входом записи второго блока пам ти, группа информационных выходов которого соединена с группой информационных входов третьего регистра, разрешающий вход которого соединен с дев тым выходом второго дешифратора, дес тый и одиннадцатый выходы которого соединены соответственно с разрешающими входами первого регистра и магистрального приемника, информационный вход четвертого регистра соединен с выходом третьего дешифратора, группа информационных входов которого соединена с группой информационных входов второго регистра и с группой информационных выходов третьего блока пам ти, вход записи которого соединен с п тым выходом первого дешифратора, шестой выход которого соединен с входом записи первого блока пам ти, информационный выход четвертого регистра соединен с восьмыми информационными входами первого и второго дешифраторов, дев тые информационные входы которого соединены с выходом триггера, синхро- вход и нулевой вход которого соединены соответственно с выходом.первого элемента И и с выходом переполнени  второго счетчика.

   (Рцг1

   «7. IS. 49. 50. 51. S 53. S

   57

   (-)

   -5t

   Tf

   фигА

   Wu.S

   TV TfTj Tt TS

   ФигЛ

   TS Гг

   Г,

   Тг TS

   ЦЗиг.9

   TS

   Гг

   ТгТз

   Фиг.ю

   7« TS