SU1660013A1

SU1660013A1 - Устройство для объединения множеств

Info

Publication number: SU1660013A1
Application number: SU884615723A
Authority: SU
Inventors: Valentin M Glushan; Viktor M Kurejchik; Aleksandr V Prishibskij
Original assignee: Taganrogskij Radiotech Inst
Priority date: 1988-12-05
Filing date: 1988-12-05
Publication date: 1991-06-30

Description

Изобретение относится к вычислительной технике и может быть использовано в процессорах без знаний и без данных, предназначенных для аппаратной поддержки

систем автоматизированного проектирования радиоэлектронной и вычислительной аппаратуры. Цель изобретения - повышение быстродействия при одновременном упрощении устройства. Для достижения указанной цели в устройство дополнительно введены блоки элементов И, элементы И, элементы ИЛИ, элементы И-ИЛИ. ИЛИНЕ, элемент НЕ, элементы задержки и формирователи импульсов. Переход от программно-аппаратной архитектуры устройства к аппаратной, позволяющей распараллелить часть операций алгоритма объединения множеств, а также исключение блока управления и передача его функций отдельным распределенным элементам устройства позволяют реализовать указанные преимущества. 2 ил.

Изобретение относится к вычислительной технике и может быть использовано в процессорах без знаний и без данных, предназначенных для аппаратной поддержки систем автоматизированного проектирования радиоэлектронной и вычислительной аппаратуры.

Целью изобретения является повышение быстродействия при одновременном упрощении устройства.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 - блок-схема аппаратного алгоритма объединения множеств.

Устройство содержит счетчики 1 и 2, элемент ИЛИ 3, формирователь 4 импульсов·, блок 5 элементов И, элемент И-ИЛИ 6, элемент 7 задержки, элемент ИЛИ 8, элемент ИЛИ 9, блок 10 элементов И, блок 11 элементов ИЛИ, блок 12 памяти, формирователь 13 импульсов, элементы И 14 и И 15, регистры 16 и 17, элемент 18 задержки, элемент ИЛИ 19, блок 20 элементов И, элемент ИЛИ 21, блок 22 элементов И, элементы ИЛИ-НЕ 23 и 24, элемент И 25, блок 26 сравнения, элемент НЕ 27, элемент ИЛИ 28, блок 29 элементов И, элемент ИЛИ 30, блок 31 элементов И, блок 32 элементов ИЛИ, вход 33 запуска, адресные входы 34 и 35, информационный выход 36, выход 37 признака окончания работы.

Устройство работает следующим образом.

Устройство запускается импульсом, подаваемым на вход 33 запуска. При этом в счетчики 1 и 2 записываются адресные коды первых элементов множеств А и В. После окончания переходных процессов записи на выходе 5 счетчиков 1 появляется положи

1660013 А1

3

1660013

4

тельный перепад, преобразуемый формирователем 4 в импульс стандартной длительности Зг₍₅, который открывает блок 5. Код адреса первого элемента множества А поступает через блоки 5 и 11 в блок памяти 12, После окончания переходных процессов при выборке кода первого элемента на выходе блока 12 появляется положительный перепад, преобразуемый формирователем 13 в импульс, который проходит через открытый элемент И 14 на вход V регистра 16, разрешая запись в него кода А, на вход С счетчика 1, увеличивая его содержимое на единицу, и поступает через элемент 14-14ЛИ 6 (открытый положительным перепадом с выхода 5 счетчика 1 первый конъюнктор) и элемент ИЛИ 9 на блок 10, открывая его. Код адреса первого элемента множества В поступает через блоки 10, 11 в блок 12.

Аналогично описанному импульс с выхода формирователя 13 проходит через открытый положительным перепадом с выхода 5 счетчика 2, задержанным элементом 7 задержки на время определения кода А, элемент И 15 на вход V регистра 17, разрешая запись в него кода первого элемента множеств В (код В), и на вход С счетчика 2, увеличивая его содержимое на единицу. После окончания переходных процессов при записи на выходе 5 регистра 17 появляется положительный перепад, проходящий через элементы ИЛИ 19 и ИЛИ 21 и открывающий блоки 20 и 22,

Если на регистр 16 и/или регистр 17 принят код конца множества (нулевой код), то элемент ИЛИ-НЕ 23 и/или элемент ИЛИ-НЕ 24 выдают сигнал. Блок 26 сравнения сравнивает содержимое регистров 16 и 17. Если код А меньше кода В, то на выходе "Больше’' присутствует нулевой уровень, в противном случае - единичный уровень. Если же они равны, то сигнал появляется на выходе "Равно", Если в регистрах 16 и 17 находятся коды конца множеств, то на выходах элементов ИЛИ-НЕ 23 и 24 присутствует единичный потенциал, проходящий через открытый элемент И 25 на выход 37 признака окончания работы.

Если в регистре 16 находится код конца множества, то необходимо передать на информационный выход 36 все оставшиеся элементы множества В. Поэтому сигнал с выхода элемента ИЛИ-НЕ 23 проходит через элемент ИЛИ 30 на блок 31, открывая его и разрешая прохождение кода 3 через блоки 31 и 32 на информационный выход 36. Одновременно с этим сигнал через элемент ИЛИ 9 поступает на блок 10, разрешая выборку кода следующего элемента множества В.

Аналогично происходит, если в регистре 17 находится код конца множества. Тогда сигнал открывает блок29, разрешая поступление кода элемента множества А на информационный выход 36, и блок 5, разрешая выборку кода следующего элемента множества А. Если в регистрах 16 и 17 не коды конца множеств, то эти коды сравниваются в блоке 26 сравнения. Если код А больше кода В, то выполняются операции, анало-. гичные ситуации, когда обнаружен код конца множества А. Если код А меньше кода В, то выполняются операции, аналогичные ситуации, когда обнаружен код конца множества В. Если код А равен коду В, то единичный сигнал с выхода элемента НЕ 27 проходит через элемент ИЛИ 28 и открывает блок 29, разрешая выдачу очередного элемента множества А, открывает блок 5, осуществляя чтение следующего элемента множества А, поступает через открытый элемент И-ИЛИ 6, открытый единичным сигналом с выхода "Равно” блока 26 сравнения, и элемент ИЛИ 9 на блок 10, открывая его и разрешая тем самым чтение следующего элемента множества В.

Claims

Формула изобретения

Устройство для объединения множеств, содержащее два счетчика, четыре блока элементов И, два блока элементов ИЛИ, блок памяти, два регистра и блок сравнения, причем информационные входы первого и второго счетчиков являются первым и вторым адресными входами устройства, входы записи информации первого и второго счетчиков соединены с входом запуска устройства, счетные входы первого и второго счетчиков соединены с управляющими входами первого и второго регистров соответственно, информационные выходы первого и второго счетчиков соединены с первыми входами первого и второго блоков элементов И соответственно, первый и второй входы первого блока элементов ИЛИ соединены с выходами первого и второго блоков элементов И соответственно, выход первого блока элементов ИЛИ соединен с адресным входом блока памяти, информационный выход которого подключен к информационным входам первого и второго регистров, выходы третьего и четвертого блоков элементов И соединены с пераым и вторым входами второго блока элементов ИЛИ, выход второго блока элементов ИЛИ является информационным выходом устройства, отличающееся тем, что, с целью повышения быстродействия при одновременном упрощении устройства, в него введены два блока

5

1660013

6

элементов И, три элемента И, семь элементов ИЛИ, элемент И-ИЛИ, два элемента ИЛИ-НЕ, элемент НЕ, два элемента задержки и два формирователя импульсов, причем асинхронный управляющий выход первого счетчика соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с первым входом элемента И-ИЛИ, входом первого элемента задержки, первым входом третьего блока элементов И и выходом второго элемента ИЛИ, второй и третий входы элемента И ИЛИ соединены с выходом первого элемента И, соединенным также со счетным входом первого счетчика, выход первого элемента ИЛИ соединен с первым входом первого элемента И и входом первого формирователя импульсов, выход которого соединен с вторым вхо'дом первого блока элементов И, асинхронный управляющий выход блока памяти соединен со входом второго формирователя импульсов, выход которого соединен с вторым входом первого элемента И и первым входом второго элемента И. выход которого соединен со счетным входом второго счетчика, первый выход блока сравнения соединен с четвертым входом элемента И-ИЛИ, выход которого соединен с первым входом третьего элемента ИЛИ, выход которого соединен со вторым входом второго блока элементов И, асинхронный управляющий выход второго счетчика соединен со входом второго элемента задержки, выход которого соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с вторым входом

второго элемента И? второй вход третьего элемента ИЛИ соединен с вторым входом четвертого элемента ИЛИ, первым входом четвертого блока элементов И и выходом пятого элемента ИЛИ, первый и второй входы которого подключены ко второму выходу блока сравнения и выходу первого элемента ИЛИ-НЕ соответственно, выходы первого и второго элементов ИЛИ-НЕ соединены с первым и вторым входами третьего элемента И соответственно, выход второго элемента ИЛИ-НЕ соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу элемента НЕ, вход которого подключен ко второму выходу блока сравнения, выход третьего элемента И является выходом признака окончания работы устройства, выход первого элемента задержки соединен с первыми входами шестого и седьмого элементов ИЛИ, вторые входы которых подключены к асинхронному управляющему выходу второго регистра, выходы шестого и седьмого элементов ИЛИ соединены с первыми входами пятого и шестого блоков элементов И соответственно, вторые входы пятого и шестого блоков элементов И подключен к информационным выходам первого и второго регистров соответственно. выход пятого блока элементов И соединен с входом первого элемента ИЛИ-НЕ, первым входом блока сравнения и вторым входом третьего блока элементов И, выход шестого блока элементов И соединен с входом второго элемента ИЛИ-НЕ, вторым входом блока сравнения и вторым входом четвертого блока элементов И.

1660013

Фиг.1

1660013

(начало 3

СТА

ст&

СТА ~ ВЦ

^[εη я&а

И -+СТА

(конец

Фиг/